Vhdl Xilinx ISE 14.5不'；我不需要.ucf文件，而且可能不需要'；我看不懂_Vhdl_Fpga_Xilinx Ise

Vhdl Xilinx ISE 14.5不'；我不需要.ucf文件，而且可能不需要'；我看不懂

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Vhdl Xilinx ISE 14.5不'；我不需要.ucf文件，而且可能不需要'；我看不懂,vhdl,fpga,xilinx-ise,Vhdl,Fpga,Xilinx Ise,你好！我有一个问题：我正在使用Xilinx ISE 14.5为Spartan 6 FPGA设计。我注意到这是我的设计之一，我无法更改信号的物理引脚映射。当我将.ucf文件中的行更改为另一个物理管脚时，重新合成并重新实现了设计，并上传了新的.bit文件，实际信号仍被路由到旧管脚之后，我完全清除了.ucf文件，再次运行合成、实现等，软件甚至没有对丢失的pin声明发出警告这是我的密码： entity top is port( i_clk : IN STD_LOGIC;

你好！我有一个问题：

我正在使用Xilinx ISE 14.5为Spartan 6 FPGA设计。我注意到这是我的设计之一，我无法更改信号的物理引脚映射。当我将.ucf文件中的行更改为另一个物理管脚时，重新合成并重新实现了设计，并上传了新的.bit文件，实际信号仍被路由到旧管脚

之后，我完全清除了.ucf文件，再次运行合成、实现等，软件甚至没有对丢失的pin声明发出警告

这是我的密码：

entity top is
    port(
        i_clk : IN STD_LOGIC;                                                           
        o_test3 : INOUT STD_LOGIC := '1'
    );

end top;

architecture Behavioral of top is
begin
    p_test: process (i_clk) begin
        if rising_edge(i_clk) then
            o_test3 <= not o_test3;
        end if;
    end process;
end Behavioral;
    enter code here

实体顶部为
港口(
i_clk：标准逻辑；
o_测试3:INOUT标准逻辑：='1'
);
端顶；
top is的架构
开始
p_测试：进程（i_clk）开始
如果上升沿（i_clk），则
o_test3如果UCF文件中未提供管脚的LOC约束，ISE将为管脚选择位置。我不记得它是否提供了警告
14.7只提供了与14.5的细微差异，因此升级不太可能改变您的情况
如果没有UCF文件，我们就无法真正帮助您解释为什么不遵守LOC约束。
您好。堆栈溢出与编程有关（包括HDL）。您的问题似乎是关于如何使用特定的EDA工具。“我认为最好在电子堆栈交换网站上提问。”MatthewTaylor提到关于软件工具的一个问题是allowed@Rakend你说得对。非常感谢。