我不知道'；我不理解vhdl中的代码是如何工作的？ 测试台的架构行为是 信号a、b：整数：=0； 开始 p1：过程 开始 a

那么你不明白哪一部分？上述代码是不可合成的仅模拟代码的一个很好的示例，因为有

after

语句。您无法在硬件上实现这种声明

此外，您的代码也做得不多。开始模拟并观察波形图

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然后试着逐行理解代码的功能。测试台执行

a，您可以通过正确格式化代码得到帮助。将
过程
，
开始
并以
结尾在另一行。你能更具体一点吗？哪一点你不明白？有吗？你模拟过吗？延迟子句在合成中被忽略，在合成中行为与模拟不匹配。
ARCHITECTURE behavior OF testbench IS 
   signal a,b : integer := 0;

BEGIN
 p1:process
    begin 
        a<= b +1  after 3 ns ;
        wait on a;
 end process;


 p2:process
    begin 
        b<= a+1 after 5 ns ;
        wait on a;
 end process;

  END;

p2:process
    begin 
        b <= 1 after 5 ns ;
        wait on a;
        b <= 2 ;
end process;