如何为vhdl DUT创建systemVerilog包装器？_Vhdl_Wrapper_System Verilog_Verification_Uvm

如何为vhdl DUT创建systemVerilog包装器？

vhdl system-verilog

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这是针对触发器的简单VHDL设计。请告诉我如何将vhdl文件导入systemverilog，以便我可以使用UVM进行验证。如果有更好的办法，请告诉我。我使用的是Questa 10.4d

library ieee;
use ieee. std_logic_1164.all;
use ieee. std_logic_arith.all;
use ieee. std_logic_unsigned.all;

entity flipflop is
    port(D, Clock : in  std_logic;
         Q : out  std_logic);
end flipflop;

architecture behavioral of flipflop is
begin
  process(CLOCK)
  begin
    if(CLOCK='1' and CLOCK'EVENT) then
      Q<=D;
    end if;
  end process;
end behavioral;

ieee库；
使用ieee。std_逻辑_1164.all；
使用ieee。标准逻辑算术全部；
使用ieee。标准逻辑无符号全部；
实体触发器是
端口（D，时钟：在标准逻辑中；
Q：输出标准（U逻辑）；
末端触发器；
触发器的体系结构是
开始
进程（时钟）
开始
如果（CLOCK='1'和CLOCK'事件），则
Questa允许您导入VHDL实体，而无需创建包装器。检查混合语言模拟的用户手册，查看QuestAdi/Strase/MixEdLang/SvIVHDLLPARAM 
中的示例，根据您所指的“更好的方式”，您可以考虑将其保持为纯VHDL，并使用Osvvm库www. Osvv.org进行高级验证技术。与多个模拟器合作，包括开源ghdl（“sourceforge的ghdl更新”）