Vhdl 如何理解（clk'；事件和clk='；1'；）

由于（clk'事件和clk='1'）通常用于描述clk信号的上升沿事件，我有以下问题：

（1） 如何理解“和”？它是指“那么”吗

（2） （clk='1'和clk'事件）怎么样？和上面一样吗

谢谢

“and”表示逻辑上的“and”，如“这两件事都应该是真的，表达式才能返回真的”

是的，这在逻辑上是等价的

话虽如此，在这个场景中您应该使用的是

上升沿

函数，例如

if（上升沿（clk））then

。此功能及其附带的“下降沿”功能可在更多场景中正常工作，且更具可读性

“and”表示逻辑上的“and”，如“这两件事都应该是真的，表达式才能返回真的”

是的，这在逻辑上是等价的

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话虽如此，在这个场景中您应该使用的是

上升沿

函数，例如

if（上升沿（clk））then

。此函数及其附带的

falling_edge

函数可以在更多场景中正常工作，并且可读性更强。

我知道“and”是逻辑上的“and”。我的问题是为什么（clk'event和clk='1'）可以用来描述上升沿事件。看起来“它变了”然后“变成了“1”。嗯，这真的只是一个逻辑上的“和”，对不起。想象一个模拟器运行你的代码。它得到一个

if

语句，并查看当时的条件。此时是否在

clk

上发生事件？对这个时候是不是很高？对其中的逻辑“和”被解释为“有上升沿”，因为信号已经改变，现在是

'1'

。这也是您应该使用上升沿功能的原因；如果信号的上一个值是

'Z'

，该怎么办？我们真的应该把这理解为一种上升趋势吗？

'事件

风格回答“是”。谢谢！这是关于“事件”的意思，它是“已经改变了”。我知道“和”是合乎逻辑的“和”。我的问题是为什么（clk'event和clk='1'）可以用来描述上升沿事件。看起来“它变了”然后“变成了“1”。嗯，这真的只是一个逻辑上的“和”，对不起。想象一个模拟器运行你的代码。它得到一个

if

语句，并查看当时的条件。此时是否在

clk

上发生事件？对这个时候是不是很高？对其中的逻辑“和”被解释为“有上升沿”，因为信号已经改变，现在是

'1'

。这也是您应该使用上升沿功能的原因；如果信号的上一个值是

'Z'

，该怎么办？我们真的应该把这理解为一种上升趋势吗？

'事件

风格回答“是”。谢谢！这是关于“事件”的含义，即“已经改变”。