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Constraints SV solver如何处理同一约束中的多个关系运算符？

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Constraints SV solver如何处理同一约束中的多个关系运算符？,constraints,system-verilog,Constraints,System Verilog,我遇到了一个行为异常的约束（如下所示）： 谢谢事实证明，您编写的约束表达式对a、b、c和d的任何值都是真的。这相当于没有任何约束 由于表达式从左到右求值，这与编写（（2结果表明，您编写的约束表达式对a、b、c和d的任何值求值为真。这相当于根本没有约束 由于表达式的计算结果是从左到右的，因此它与编写（（2）您使用的是哪种编译器？很可能编译器将表达式解析为((((2@PuneetGoel：我正在使用“irun”。当您说（2）您正在使用哪个编译器时，很可能编译器正在将您的表达式解析为((((2@Pun

我遇到了一个行为异常的约束（如下所示）：

谢谢

事实证明，您编写的约束表达式对a、b、c和d的任何值都是真的。这相当于没有任何约束

由于表达式从左到右求值，这与编写
（（2结果表明，您编写的约束表达式对a、b、c和d的任何值求值为真。这相当于根本没有约束


由于表达式的计算结果是从左到右的，因此它与编写
（（2）您使用的是哪种编译器？很可能编译器将表达式解析为((((2@PuneetGoel：我正在使用“irun”。当您说（2）您正在使用哪个编译器时，很可能编译器正在将您的表达式解析为((((2@PuneetGoel当前位置我正在使用“irun”。当你说（2

class A;
  rand bit[3:0] a,b,c,d;

  constraint c_abcd{
      2<a<b<c<d<20;
  }
endclass : A



a = 1101;
b = 0101;
c = 0111;
d = 1100;