Initialization vhdl中的变量初始化_Initialization_Vhdl_Synthesis

Initialization vhdl中的变量初始化

vhdl

Initialization vhdl中的变量初始化,initialization,vhdl,synthesis,Initialization,Vhdl,Synthesis,我正在使用Xilinx Isim进行vhdl模拟。我初始化了一个变量，如（信号q:std\u logic\u vector（15到0）：=“0000000000000000”）。但在进行模拟时，该特定值未初始化。它显示未定义（'U'）。我必须在反馈中使用这个值。因此，依赖于它的值也是未定义的（'U'）。还有一件事，如果初始化信号被合成？当我将其转储到FPGA时会发生什么？请告诉我解决方案初始化表达式将在ISIM中工作，以及用于XST合成。您看到的情况表明，该信号上存在未初始化或未正确重置的驱动程

我正在使用Xilinx Isim进行vhdl模拟。我初始化了一个变量，如

（信号q:std\u logic\u vector（15到0）：=“0000000000000000”）

。但在进行模拟时，该特定值未初始化。它显示

未定义（'U'）

。我必须在反馈中使用这个值。因此，依赖于它的值也是

未定义的（'U'）

。还有一件事，如果初始化信号被合成？当我将其转储到FPGA时会发生什么？请告诉我解决方案

初始化表达式将在ISIM中工作，以及用于XST合成。您看到的情况表明，该信号上存在未初始化或未正确重置的驱动程序。查找并检查该信号上的所有驱动程序-阅读ISIM文档中的“驱动程序”命令可以帮助您完成此任务。

这是一个格式相当糟糕的问题，很难理解。句子

“还有一件事，如果初始化信号得到合成？”

尤其令人困惑。请考虑重新编写和重新格式化一点，以便我们能更好地帮助您。请提供一个VETSUD代码示例：一个非常简短但有效的VHDL代码，我们可以在编译器上运行，以尝试重现您的问题。