Vhdl Mealy和Moore在verilog中的实现

有人能告诉我们这些verilog/VHDl实现之间的区别吗？我是说Mealy和Moore是如何合成电路的？任何链接都将证明是有用的。 我对此很熟悉

多谢各位

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但这就是它的实现方式吗？？？

合成器是否将您的代码识别为FSM，以及它在硬件中实现FSM的方式取决于您使用的合成器！检查相关文档。e、 g.对于Xilinx XST，请参阅，并搜索FSM。

合成器是否将您的代码识别为FSM以及它在硬件中实现FSM的方式取决于您使用的合成器！检查相关文档。e、 g.对于Xilinx XST，请参阅，并搜索FSM。

合成器将实现与您编写的代码匹配的逻辑。如果您有未注册的输出（即，未从时钟块写入），则合成器将为您提供这些输出

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更重要的是，为什么有人在乎？学者们似乎一直在教米利对摩尔，我看不出有什么好的理由。在我从事专业电子设计20年的过程中，我从来没有关心过我得到的是什么样的状态机。我只是描述行为，让工具产生电路。这些工具也不在乎（检查日志文件，它不会在任何地方说“找到了一个Mealy状态机）。

合成器将实现与您编写的代码匹配的逻辑。如果您有未注册的输出（即，未从时钟块写入），则合成器将为您提供这些输出

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更重要的是，为什么有人在乎？学者们似乎一直在教米利对摩尔，我看不出有什么好的理由。在我从事专业电子设计20年的过程中，我从来没有关心过我得到的是什么样的状态机。我只是描述行为，让工具产生电路。工具也不在乎（检查日志文件，它不会在任何地方说“找到了一个Mealy状态机）。

我知道这已经有3周了，但是有一个答案，详细说明了各种样式在XST中的合成。这个例子实际上是一台摩尔机器，但有些样式有组合输出，这将让你了解Mealy机器的情况。有一些惊喜-例如，XST可以将组合输出推回状态寄存器。

我知道这已经3周了，但有一个答案，详细说明了各种样式在XST中合成的内容。这个例子实际上是一台摩尔机器，但有些样式有组合输出，这将让你了解Mealy机器的情况。有一些惊喜-例如，XST可以将组合输出推回到状态寄存器。

请尝试谷歌。e、 g.@Oli Charlesworth，我知道如何用verilog为Mealy和Moore编写代码。我需要的是，合成器是否会以一种不同的方式或我们都熟悉的常规框图来实现它。英语不是我的强项，但我希望你理解我想说的话，请尝试谷歌。e、 g.@Oli Charlesworth，我知道如何用verilog为Mealy和Moore编写代码。我需要的是，合成器是否会以一种不同的方式或我们大家都熟悉的常规方框图来实现它。英语不是我的强项，但我希望你理解我想说的，你指的是学术界可能一直试图让学生们认识到的我的观点是什么？至于介绍常用术语，我不确定它们是否（在行业中）。。。我的同事中没有人使用它们。@JoeHass，仅供参考，这不是一个家庭作业问题。来吧，谁会提出这样的问题？我只是好奇而已！你指的是我的哪一点，学术界可能一直在试图让学生认识到这一点？至于介绍常用术语，我不确定它们是否（在行业中）。。。我的同事中没有人使用它们。@JoeHass，仅供参考，这不是一个家庭作业问题。来吧，谁会提出这样的问题？我只是好奇而已！