Interface 在SystemVerilog中为接口内的接口指定modport_Interface_System Verilog

Interface 在SystemVerilog中为接口内的接口指定modport

interface system-verilog

Interface 在SystemVerilog中为接口内的接口指定modport,interface,system-verilog,Interface,System Verilog,我有两个与modports的接口，另一个接口结合了这两个接口，如下所示： interface my_interface1 // Some signals modport tb_to_dut ( // Signal directions specified ) endinterface interface my_interface2 // Some signals modport tb_to_dut ( // Signal directions specified )

我有两个与modports的接口，另一个接口结合了这两个接口，如下所示：

interface my_interface1
 // Some signals
 modport tb_to_dut (
    // Signal directions specified
 )
endinterface

interface my_interface2
 // Some signals
 modport tb_to_dut (
    // Signal directions specified
 )
endinterface

interface my_combined_interface
  my_interface1 inf1
  my_interface2 inf2
endinterface

我想为组合接口指定一个modport，该接口反过来调用/使用各个接口的modport。这个想法如下所示

interface my_combined_interface
  my_interface1 inf1
  my_interface2 inf2

  modport tb_to_dut (
     inf1.tb_to_dut,
     inf2.tb_to_dut
  )
endinterface

这当前会导致语法错误。是否有一种方法可以在组合接口中指定modport，使其渗透到各个接口？

不幸的是，SystemVerilog

接口缺少组合质量，无法将接口分块指定。目前唯一的方法是通过将较低级别的接口信号提升到最高级别，使组合接口变得平坦。我会避免在测试台上使用modports