Makefile包含相同目标的文件

我有一个使用递归生成的大型项目。但是，几乎所有的makefile都是相同的。我基本上是将所有对象文件构建到同一个目录中，如下所示：

$(OBJ)/%.o: %.c
        $(COMPILE) ${INCLUDES} -c $< -o $@

$(OBJ)/%.o: %.cpp
        ${CXX} ${INCLUDES} ${FLAGS}  -c -fPIC $< -o $@

$（OBJ）/%.o:%.c
$（编译）${INCLUDES}-c$<-o$@
$（OBJ）/%.o:%.cpp
${CXX}${INCLUDES}${FLAGS}-c-fPIC$<-o$@

有没有可能将这些目标放在一个include文件中，这样我就不必在每个Makefile中都放相同的行

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include我只用于共享变量，当我使用include测试时，它不起作用。

它应该与

include

一起工作。你能详细解释一下吗？哦，你是对的……它确实奏效了。原来有些makefile有点不同，谢谢！