Syntax 此assign语句中的语法有什么问题？_Syntax_Compiler Errors_Syntax Error_Verilog_Assign

Syntax 此assign语句中的语法有什么问题？

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这里的语法有什么问题？我在编译时出错，并说：

连续赋值中的语法错误

你所处的国家是一个他们从右向左书写的国家

7'b000000

module CONTROLROM(in, out);

input wire [63:0]in;
output wire [6:0]out;

assign out = 0000000'b7;

endmodule