Syntax VHDL-与总线上的特定端口接口_Syntax_Vhdl

Syntax VHDL-与总线上的特定端口接口

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Syntax VHDL-与总线上的特定端口接口,syntax,vhdl,Syntax,Vhdl,我有一辆公共汽车： A(7 downto 0) 我正在创建一个组件，在7、6和0上与它接口，有没有一种方法可以让我创建一个 std_logic_vector(7,6,0)? 只是为了与总线A（）上的引脚保持一致？我相信我可以做一些类似的事情： std_logic_vector(2 downto 0) -- or maybe even ASeven, Asix, Azero : in std_logic; 并相应地分配管脚，但如果我能创建一个向量，它会更

我有一辆公共汽车：

    A(7 downto 0)

我正在创建一个组件，在7、6和0上与它接口，有没有一种方法可以让我创建一个

    std_logic_vector(7,6,0)?

只是为了与总线A（）上的引脚保持一致？我相信我可以做一些类似的事情：

    std_logic_vector(2 downto 0) -- or maybe even
    ASeven, Asix, Azero : in std_logic;

并相应地分配管脚，但如果我能创建一个向量，它会更好地用于参考等

提前感谢！：）

你不能。要么生成一个信号x（7到0）并忽略备用信号（无论如何，编译器/合成器都可以），要么在端口映射中使用适当的赋值，如


端口映射（

myoutport（0）=>aZero，

…

或者别的什么。一般来说，使用第一个变体，因为它更为一致。

很简单，但可能会有一些优雅的方法。尽管如此！p.S.谢谢：）