System verilog SystemVerilog:@（posedge clk）和##1之间的区别_System Verilog

System verilog SystemVerilog:@（posedge clk）和##1之间的区别

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在SystemVerilog测试台中，使用@（posedge clk）和##1等待下一个上升时钟边缘有什么区别？

因为需要设置默认时钟块上下文，所以可以使用##1的位置更少。这可以防止在包中声明的任何代码中使用##1作为延迟，就像在使用UVM的基于类的测试台中一样<代码>##N在功能上等同于

重复（N）@（时钟块名称）

，N为0时除外##0阻塞，直到出现时钟阻塞事件，如果当前时隙中已经存在时钟阻塞事件，则不阻塞

可以使用##1的位置更少，因为需要设置默认时钟块上下文。这可以防止在包中声明的任何代码中使用##1作为延迟，就像在使用UVM的基于类的测试台中一样<代码>##N在功能上等同于

重复（N）@（时钟块名称）

，N为0时除外##0阻塞，直到出现时钟阻塞事件，如果当前时隙中已经存在时钟阻塞事件，则不阻塞