Verilog 如何使用PLL从非50%占空比时钟生成50%占空比时钟

我是Verilog的新手，我的任务是使用PLL产生一个新的时钟信号（我对PLL也不太熟悉）。输入时钟为21 MHz 57%占空比时钟（时钟周期旨在与7个数据位同步，因此4个位在时钟的高位发送，其余3个在低位发送）。这是一个相机链接时钟

我想产生一个频率为7倍的时钟，这样我就可以与传入的7个数据位同步。因为我只想在正边缘触发我的逻辑，我想这个输出时钟的占空比并不重要。但我完全不知道该怎么做

我想也许我可以创建一个时钟分频器，因为我已经知道怎么做了。因为我知道传入时钟的频率是21MHz，所以我可以制作一个21*7MHz的时钟分频器，并将其与原始时钟同步。但我想知道如何使用PLL实现这一点

我从哪里开始

我正在使用Xilinx ML605，请在Xilinx ISE中使用。它将生成HDL代码来实例化硬件上的PLL。它会提示您输入和输出频率；从你在问题中描述的情况来看，听起来你已经掌握了继续进行下去所需的所有信息

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PLL是FPGA上的一个硬宏，因此不可能仅用Verilog来描述。可以直接实例化一个（而不是使用时钟向导），但要想找到正确的参数来实现这一点是很困难的，特别是如果您缺乏零件经验。

您还没有说您使用的是哪种硬件。锁相环是特定于设备的。而且，这个问题可能更适合你。