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Verilog 移位寄存器链

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如何在verilog中将该电路实现为移位寄存器链

这里a和b是常数，a是32位寄存器

A = A(t-7) + A(t-16) + a.A(t-2) + b.A(t-15) for 16<= t <= 63
感谢

实现是将公式直接映射到移位寄存器和一些粘合逻辑，或者更正式地映射到有限状态机。我相信你的公式是：

for 16<= t <= 63:
A(t)  = A(t-7) + A(t-16) + a.A(t-2) + b.A(t-15)
A是输出变量或输出函数，其当前值取决于t-7、t-2和t-15处的值。这意味着您需要保留其先前的15个值，例如，使用移位寄存器。一旦有了这些值，计算输出就非常简单了

web上有很多用于Verilog移位寄存器实现的示例。最简单的方法是描述单个寄存器模块，然后多次实例化它。

这是伪代码吗？代数括号是指乘法还是位数？这是迭代计算，还是只分配一次？这是伪代码。At-7表示在t-7时A的值，并根据A的过去值生成A的新值。因此，该值是否从=？这是一种迭代算法，从t>=16开始，到t结束。A.At-2的意思是什么？那个点是小数点吗？