SystemVerilog中的单引号（'；）是什么意思？_Verilog_System Verilog

SystemVerilog中的单引号（'；）是什么意思？

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在OVM示例类中，我在构造函数中看到以下语句：

void'(get_config_int("num_packets", this.num_packets));

第一部分

void'（

在这个语句中应该做什么？

在这种情况下，单引号用于类型转换。

void中的void'（）
在void'（get_config_int（“num_packets”，this.num_packets））；
意味着忽略get_config_int
的返回值
如果函数或表达式返回值没有分配给任何对象，一个好的模拟器应该给出警告。使用void'（）
明确地告诉工具您希望忽略返回值而不看到警告
您也可以使用其他强制转换，例如int'（）
，MyPredefinedStruct'（）
，9'（）
。请注意，在强制转换中给定一个常量将返回一个位向量。9'（4'b0101）==9'b000\U 0101

有关更多解释和示例，请参阅IEEE标准1800-2012，并阅读第6.24节。
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