系统Verilog总线路由

在system verilog中，我知道您可以使用阵列[15:8]来路由部分总线，作为分割车道的方法。有没有办法以一种非连续的方式做到这一点。例如，车道2、3、8、9。

您可以通过任何方式连接：

例如：

 assign a[0] = b[2];
 assign a[1] = b[3];
 assign a[3:2] = b[9:8];

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Enze-Chi方法的替代方法是使用串联：

wire [3:0] a;
assign a = {b[9:8],b[3],b[2]}; 

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谢谢，我认为这是为了数组定义，而不是总线路由。{…}操作符只是将位或向量“粘合”在一起。注意括号内值的大小。e、 g.常数“3”将添加32位！谢谢，我以为这是为了数组定义，而不是总线路由。