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如何在verilog中创建一个具有单个位的向量？

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如何在verilog中创建一个具有单个位的向量？,verilog,Verilog,我有一个向量，my_vector，我想或每个位都有一个位，my_位，我该怎么做 在VHDL中，我必须编写如下内容： foo <= (n-1 downto 0 => my_bit) || my_vector; 但它看起来只做了{0…0，my_bit}my_vector一种方法是： foo = {n{my_bit}} | my_vector; 是否确实要执行或？然后您将只有2个可能的输出：原始向量（如果位为0）和所有1的向量（如果位为1） 如果是，您可以使用此条件赋值： assign

我有一个向量，
my_vector
，我想
或
每个位都有一个位，
my_位
，我该怎么做

在VHDL中，我必须编写如下内容：


foo <= (n-1 downto 0 => my_bit) || my_vector;


但它看起来只做了
{0…0，my_bit}my_vector
一种方法是：


foo = {n{my_bit}} | my_vector;



是否确实要执行
或
？然后您将只有2个可能的输出：原始向量（如果位为0）和所有1的向量（如果位为1）

如果是，您可以使用此条件赋值：


assign my_vector = (my_bit == 0) ? my_vector : n'b111...1; 



assign my_vector = (my_bit == 0) ? my_vector : n'b111...1;