我正在Verilog中构建一个ALU，我的自检测试台一直收到这个持续的蓝色错误？

我的任务是构建ALU。但是，我一定不明白file.tv的自检测试台应该如何运行。我已经运行了其他简单的测试台。我确信我的测试台模块的编写方式存在问题，

代码编译（使用quartus）

使用二进制文件创建文本文件，并将其转换为“test.tv”文件

打开modelsim并添加文件

当我运行它时，它有一个问题，就是它一直运行蓝色错误

这是我的密码：

module ALU(input [31:0] a,b,
input [2:0] f,
output reg [31:0] y ,
output reg zero);

always @(*) begin
case(f)
        3'b000: y = a & b;  
        3'b001: y = a | b;  
        3'b010: y = a + b;    
        3'b011: y = 32'b0;    
        3'b100: y = a & ~b;
        3'b101: y = a | ~b;
        3'b110: y = a - b;
        3'b111: y = a < b;
     default: y = 32'b0;
endcase
    if(y==0)
        zero=1'b1;
    else
        zero=1'b0;
end
endmodule

//*************************************

module ALUtest();
reg clk;
reg [31:0] a, b, yexpected;
wire [31:0] y;
reg [2:0] f;
reg zeroexpected;
wire zero;
reg [31:0] vectornum, errors;
reg [100:0] testvectors[10000:0];

ALU dut(a,b,f,y,zero);

always
begin
    clk = 1; #5; clk = 0; #5;
end

initial
begin
    $readmemb("test.tv", testvectors);
    vectornum = 0; errors = 0;
end

always@(posedge clk)
begin
#1; {a,b,f, yexpected,zeroexpected} = testvectors[vectornum]; 
end

always @(negedge clk)
begin
if (y !== yexpected) begin
$display("Error: inputs = %b", {a,b,f});
$display(" outputs = %b (%b expected)", y, yexpected);
errors = errors + 1;
end

vectornum = vectornum + 1;
if (testvectors[vectornum] === 4'bx) begin
    $display("%d tests completed with %d errors", vectornum, errors);
    $stop;
 end
end

endmodule

在我停止之前一直运行的连续错误：

Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 
Error: inputs = xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx
 outputs = 00000000000000000000000000000000(xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx expected) 

这就是我的“test.tv”文件在二进制文件中的样子

00000000000000000000000000000000_00000000000000000000000000000000_010_00000000000000000000000000000000_1
00000000000000000000000000000000_11111111111111111111111111111111_010_11111111111111111111111111111111_0
00000000000000000000000000000000_01010101010101010101010101010101_010_01010101010101010101010101010101_0

---

我知道这可能看起来很愚蠢和简单，但我真的在努力学习这一点，显然不明白什么。有人能帮忙吗？提前谢谢

测试向量

声明为：

reg [100:0] testvectors[10000:0];

100:0

表示

testvectors

的宽度为101位，但您将其与4位值进行比较（

4'bx

与

4'bxxxx

相同）

更改：

    if (testvectors[vectornum] === 4'bx) begin

致：

我使用您的3行

test.tv

文件时停止此操作

---

注意，在以下表达式中，LHS（32*3+3+1）为100位，而RHS为101位：

{a,b,f, yexpected,zeroexpected} = testvectors[vectornum]

此外，在

test.tv

文件中仅指定100位。也许您应该将

testvectors

声明为100位宽：

reg [99:0] testvectors[10000:0];

reg [99:0] testvectors[10000:0];