Verilog 指定时钟的上升和下降时间_Verilog_Xilinx Ise_Vivado

Verilog 指定时钟的上升和下降时间

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Verilog 指定时钟的上升和下降时间,verilog,xilinx-ise,vivado,Verilog,Xilinx Ise,Vivado,我试图模拟一个D触发器来实现亚稳态。在Xilinx ISE和Vivado中生成理想的时钟，我看不到亚稳态现象。我需要指定亚稳态发生的上升和下降时间的时钟。我在锡林克斯找不到一个办法。欢迎对此提出任何建议您可以为任何闸门延迟提供上升时间、下降时间和关闭时间 #(1,2,3) not n1 (clk_out, clk_in) 这里 1-上升时间 2-下降时间 3-关闭时间谢谢Karan，但是对于时钟和其他信号，该怎么做呢？亚稳态与时钟有很大关系，我不明白你的意思。但是这个表达式可以应用于任何

我试图模拟一个D触发器来实现亚稳态。在Xilinx ISE和Vivado中生成理想的时钟，我看不到亚稳态现象。我需要指定亚稳态发生的上升和下降时间的时钟。我在锡林克斯找不到一个办法。欢迎对此提出任何建议

您可以为任何闸门延迟提供上升时间、下降时间和关闭时间

#(1,2,3) not n1 (clk_out, clk_in)

这里

1-上升时间
2-下降时间
3-关闭时间

谢谢Karan，但是对于时钟和其他信号，该怎么做呢？亚稳态与时钟有很大关系，我不明白你的意思。但是这个表达式可以应用于任何逻辑。@Swastika您可以在时钟生成器和dut输入之间使用

#（1，2，3）buf ckBuf（ckOut，ckIn）

。@Karan我认为延迟只适用于逻辑门。