Verilog 用于HDMI的25 MHz时钟_Verilog_Hdmi

Verilog 用于HDMI的25 MHz时钟

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Verilog 用于HDMI的25 MHz时钟,verilog,hdmi,Verilog,Hdmi,HDMI的问题：大家好, 当我阅读FPGA one fpga4fun网站websit的一份HDMI文档时，我看到以下段落：让我们创建一个640x480 RGB 24bpp@60Hz视频信号。那是307200 每帧像素数，由于每个像素有24位（红色为8位，绿色和蓝色），在60Hz时，HDMI链路传输0.44Gbps的数据 “有用”数据但视频信号通常也有“屏幕外”信号 HDMI接收器（电视或显示器）在某些情况下使用的区域家务。我们的640x480帧实际上是作为800x525帧发送的考虑到

HDMI的问题：

大家好,

当我阅读FPGA one fpga4fun网站websit的一份HDMI文档时，我看到以下段落：

让我们创建一个640x480 RGB 24bpp@60Hz视频信号。那是307200 每帧像素数，由于每个像素有24位（红色为8位，绿色和蓝色），在60Hz时，HDMI链路传输0.44Gbps的数据 “有用”数据

但视频信号通常也有“屏幕外”信号 HDMI接收器（电视或显示器）在某些情况下使用的区域家务。我们的640x480帧实际上是作为800x525帧发送的

考虑到这一点，我们需要一个24.5MHz的像素时钟来实现60帧每秒，但HDMI指定了一个25MHz的最小像素时钟，所以我们使用（这使我们获得了61Hz的帧速率）

在这一段中，它说“我们需要一个24.5MHz的像素时钟来达到每秒60帧”。为什么考虑60帧，如何计算24.5MHz

谢谢，

我也不知道24.5MHz是从哪里来的

60fps是此处考虑的视频标准的帧速率。接收器设备可能不接受任何其他内容

同样，本段提到带消隐和同步的帧大小为800x525

因此，像素时钟为60×800×525=25200000=25.2MHz