Fatal编程技术网
  • verilog/
  • Verilog 指示生成块是否有名称的vcs警告

Verilog 指示生成块是否有名称的vcs警告

verilog

Verilog 指示生成块是否有名称的vcs警告,verilog,Verilog,我需要一种方法来确定在一组verilog文件中是否存在没有实例名的generate块。我想知道是否可以使用vcs编译，并看到一些警告，表明存在类似的块。“坏”块的一个例子是： generate for (i=0;i<N;i=i+1) begin …. end endgenerate 生成 对于（i=0；i，据我所知，这超出了vcs的预期范围。更简单的解决方案是合成和grep默认名称生成块实例 您还可以编写一个脚本，扫描RTL并检查中的每个是否存在，如果生成块中有开始

我需要一种方法来确定在一组verilog文件中是否存在没有实例名的generate块。我想知道是否可以使用vcs编译，并看到一些警告，表明存在类似的块。“坏”块的一个例子是：

generate
  for (i=0;i<N;i=i+1) begin 
       ….
 end
endgenerate

生成

对于（i=0；i，据我所知，这超出了vcs的预期范围。更简单的解决方案是合成和grep默认名称生成块实例

您还可以编写一个脚本，扫描RTL并检查
中的每个
是否存在
，如果
生成
块中有
开始：[name]

如果真的需要从模拟器中检查RTL，那么您需要使用
cbEndOfCompile
编写一个自定义VPI回调。在回调中，找到并扫描所有生成的语句，然后检查命名。
我认为VCS不能做到这一点（至少在过去它不能做到）但是，如果您有设计编译器或Conformal，则应该可以确定这一点，因为在设计精化过程中，两者都会向生成范围添加确定性名称。