Verilog 获取错误“；不支持的RAM模板"；？

“reg[7:0]ram[63:0]；”中的获取错误 线路

我尝试了同样的代码，它对单端口ram有效，但没有 为双端口ram工作

module two_port_ram(
input [7:0] data_a,
input [7:0] data_b,
input [5:0] add_a,
input [5:0] add_b,
input we_a,
input we_b,
input clk,
output reg [7:0] q_a,
output reg [7:0] q_b 
);

reg [7:0] ram[63:0];

always@ (posedge clk)
begin
if(we_a)
ram[add_a] <= data_a;
else
q_a <= ram[data_a];
end

always@ (posedge clk)
begin
if(we_b)
ram[add_b] <= data_b;
else
q_b <= ram[data_b];
end
endmodule

模块二端口ram(
输入[7:0]数据，
输入[7:0]数据，
输入[5:0]添加\u a，
输入[5:0]添加，
输入我们，
输入我们，
输入时钟，
输出寄存器[7:0]q_a，
输出寄存器[7:0]q_b
);
reg[7:0]ram[63:0]；
始终@（posedge clk）
开始
如果（我们）
ram[add_a]我发现了我在这一行中遇到的问题，我错误地写了q_a“reg[7:0]ram[63:0]；”。