Verilog/vwf中仿真定义赋值的方法
所以我刚开始使用Quartus II学习Verilog，我一直在创建简单的代码来运行合成和模拟，以适应软件。这段代码实际上来自我正在阅读的文档 我实际上解决了这个问题，但不明白为什么。如果您一直看到代码，则定义了导线i0、i5、i2、i3。i5过去是i1 当我用i1运行模拟时，它会给出这个错误Verilog/vwf中仿真定义赋值的方法,verilog,system-verilog,modelsim,quartus,Verilog,System Verilog,Modelsim,Quartus,所以我刚开始使用Quartus II学习Verilog，我一直在创建简单的代码来运行合成和模拟，以适应软件。这段代码实际上来自我正在阅读的文档 我实际上解决了这个问题，但不明白为什么。如果您一直看到代码，则定义了导线i0、i5、i2、i3。i5过去是i1 当我用i1运行模拟时，它会给出这个错误 # Top level modules: # work # Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov 2 2
# Top level modules:
# work
# Model Technology ModelSim ALTERA vlog 10.1d Compiler 2012.11 Nov 2 2012
# -- Compiling module work_vlg_sample_tst
# -- Compiling module work_vlg_check_tst
# -- Compiling module work_vlg_vec_tst
# ** Error: Practice1.vt(182): 'i1' already declared in this scope.
# ** Error: c:/altera/13.0sp1/modelsim_ase/win32aloem/vlog failed.
# Executing ONERROR command at macro ./Practice1.do line 4
*// assign statements (if any)
work i1 (
// port map - connection between master ports and signals/registers
.i0(i0),
.i2(i2),
.i3(i3),
.i5(i5),
.s(s),
.y(y)
);
//*
module work(
input wire[1:0] s,
input wire i0, i5, i2, i3,
output reg y
);
always @(s)
begin
if (s==2'b00)
y = i0;
else if (s==2'b01)
y = i5;
else if (s==2'b10)
y = i2;
else if (s==2'b11)
y = i3;
else
y = y;
end
endmodule
事先非常感谢。我想第182行是
work i1(
.i1(i1)
worki1i1worki1workw工作work i1 (
// port map - connection between master ports and signals/registers
.i0(i0),
.i2(i2),
.i3(i3),
.i1(i5),
.s(s),
.y(y)
);
但一般来说，让信号名和实例名看起来如此相似并不是很好的编码实践 与您的问题没有直接关系，但
@（s）@*@（s或i0或i5或i2或i3）