iverilog错误：赋值语句l-value中的语法_Verilog_System Verilog_Digital Design

iverilog错误：赋值语句l-value中的语法

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iverilog错误：赋值语句l-value中的语法,verilog,system-verilog,digital-design,Verilog,System Verilog,Digital Design,我是SystemVerilog的新手，我使用Icarus Verilog。我正试图设计一个简单的FSM来练习，但我不断地得到这个错误：错误：赋值语句l-value中的语法模块primoex（输入逻辑时钟、复位、x、，输出逻辑（y）； enum reg[1:0]{S0，S1，S2}stati；注册号[1:0]stato，statoprox；始终\u ff@（posedge时钟、posedge重置）如果（重置）stato=S0； else stato在case语句中，使用default

我是SystemVerilog的新手，我使用Icarus Verilog。我正试图设计一个简单的FSM来练习，但我不断地得到这个错误：

错误：赋值语句l-value中的语法

模块primoex（输入逻辑时钟、复位、x、，
输出逻辑（y）；
enum reg[1:0]{S0，S1，S2}stati；
注册号[1:0]stato，statoprox；
始终\u ff@（posedge时钟、posedge重置）
如果（重置）stato=S0；
else stato在case
语句中，使用default
关键字代替其他case项值；不能为其赋值。您仍然需要使用正在分配的信号名称
更改：
    default= S0;

致：
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    default= S0;

    default statoprox = S0;