使用vhdl模块绑定systemverilog封面组

我正在为我的VHDL IP编写systemverilog封面组。我的计划是编写一个单独的SV代码，假设我可以访问VHDL ip的内部信号。之后，我将只做一个绑定，以便模拟器在VHDL中自动实例化代码的SV段。如果我错了，请纠正我。我以前从未用过装订

在开始之前，我试图了解绑定是如何工作的，并编写了一个小程序来测试它。这是

test_bind.sv

module test_bind(input clk, input enable);
   initial @(posedge clk) $display("binding worked!!");
endmodule
bind my_vhdl_module test_bind instance_test_bind(clk, enable);

现在，当我试图编译它时，我得到以下错误：

  Following verilog source has syntax error :
  "test_bind.sv", 5: token is 'test_bind'
   bind my_vhdl_module test_bind instance_test_bind(clk, enable);
                                ^

---

我的vhdl模块是简单的vhdl src代码。我还尝试了我的vhdl模块的一个非常简单的verilg对应物，但得到了相同的错误。我觉得自己很愚蠢，因为它看起来像一个简单的错误，但我只是还没弄明白。对此的任何评论都会非常有用。

您对SystemVerilog了解多少？如果您使用的是VHDL，那么可以看看OSVVM:and