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Vhdl Synopsys设计编译器-查看数据路径提取结果

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Vhdl Synopsys设计编译器-查看数据路径提取结果,vhdl,synthesis,asic,Vhdl,Synthesis,Asic,我正在使用Synopsys设计编译器（SDC）与compile\u ultra进行合成。此选项执行高级数据路径提取，基本上尝试将尽可能多的算术运算组合（或链）在一起，然后使用进位保存算法以高效地实现此运算链。SDC用户指南中对此进行了描述。这种优化可能会在二进制文件中留下对提取数据路径的描述。我在下面的截图中指出了这些。有没有办法查看这些文件包含哪些内容，并找出SDC最终生成的数据路径 add_304_64_DP_OP_283_2056是提取的数据路径的名称（如图像开头的report\u res

我正在使用Synopsys设计编译器（SDC）与
compile\u ultra
进行合成。此选项执行高级数据路径提取，基本上尝试将尽可能多的算术运算组合（或链）在一起，然后使用进位保存算法以高效地实现此运算链。SDC用户指南中对此进行了描述。这种优化可能会在二进制文件中留下对提取数据路径的描述。我在下面的截图中指出了这些。有没有办法查看这些文件包含哪些内容，并找出SDC最终生成的数据路径

add_304_64_DP_OP_283_2056
是提取的数据路径的名称（如图像开头的
report\u resources
输出所示）。相应的
had_unbound 8_add_304_64_DP_283_2056_0.a.e
和
had_unbound 8_add_304_64_DP_OP_283_2056_0.b.e
文件由SDC转储

注：电子stackexchange交叉过账，因为它在那里没有找到足够的采购。

包含在
dwsvf
文件夹（*.a.e和*.b.e）中的文件是为用于等价性检查（EC）的下游工具（如Fomality）生成的。这些文件的格式是Synopsys提供的开源标准，名为V-SDC。这些文件旨在向EC工具提供有关生成的数据路径的信息，以加速EC过程

为了查看生成的数据路径的详细信息，可以在DC中使用
report\u resources
命令。

您所说的“描述”是什么意思？DC通常以Verilog文件或数据库的形式输出门级网络列表。你在寻找它是如何将你的add操作组合在一起的吗？@Guy我知道我可以转储整个设计的最终网络列表，但我要寻找的是它在
编译\u ultra
优化过程中产生的数据路径。如果不是不可能的话，这个数据路径将很难在最终的网络列表中识别。所以，是的，我正在寻找它是如何分组添加（或任何其他）操作的。一般来说，如果你想控制DC做什么，最好是编写你的RTL，使其完全符合你的需要，而不是运行该工具并询问它做了什么。CSA将三个加法输入减少为两个，直到只剩下两个项，然后使用经典加法器将它们相加。您可以直接实例化一个DW CSA加法器来控制它。@这是一个大的设计，所以手动实例化CSA是不起作用的。此外，SDC超越寄存器边界对操作进行分组。我更感兴趣的是DC是如何做到的，而不是网络列表本身；编写脚本或生成语句可以创建大型手动实例化树。我的观点是，你为什么想知道DC是如何做的？如果你问它怎么可能做的不对，最好的解决办法是告诉它什么是对的，而不是尝试反向工程工具如何得出自己的答案。YMMV但这就是我们如何解决设备中棘手的时间和拥塞问题的方法。