Vhdl 对FPGA片逻辑复用的影响

我是FPGA编程新手。在设计报告中，我注意到，与合成后的切片逻辑复用相比，路由后切片逻辑复用有所下降。有人能解释为什么吗？感谢

合成后运行的映射做了许多事情，其中之一是在设计中用硬IP替换一些逻辑，并且它优化了信号恒定或未使用输出的设计。如果报告大小的差异很大，那么您应该查看报告文件，看看哪些信号/逻辑得到了优化，如果代码正常，那么这不会是问题，但是如果没有，那么您应该查看顶级连接和驱动器。