Fatal编程技术网
  • vhdl/
  • Verilog与VHDL的对应表达式

Verilog与VHDL的对应表达式

vhdl verilog

Verilog与VHDL的对应表达式,vhdl,verilog,fpga,Vhdl,Verilog,Fpga,在用Verilog编写的rtl源代码中，有一个变量 event start_simulation; 我想执行->start\u模拟 从一个测试台的文件，这是用VHDL编写的 VHDL中的对应语句是什么？在VHDL中没有事件变量这样的东西 在VHDL中，事件是信号值的变化（用信号已有的值更新信号不会触发事件） 事件通常用于灵敏度列表（激活过程的信号列表）： 过程（信号a） 开始 --当信号a的值改变时，做一些事情 结束过程； 如果某件事情只发生在事件和条件上，则可以添加条件： 过程（信号a、信

在用Verilog编写的rtl源代码中，有一个变量

event start_simulation;
我想执行
->start\u模拟
从一个测试台的文件，这是用VHDL编写的


VHDL中的对应语句是什么？
在VHDL中没有事件变量这样的东西

在VHDL中，事件是信号值的变化（用信号已有的值更新信号不会触发事件）

事件通常用于灵敏度列表（激活过程的信号列表）：


过程（信号a）
开始
--当信号a的值改变时，做一些事情
结束过程；


如果某件事情只发生在事件和条件上，则可以添加条件：


过程（信号a、信号b）
开始
如果信号a'事件和信号a='1'，则
--仅在信号a的上升沿上运行
其他的
--将在信号a的下降沿或信号b事件时运行
如果结束；
结束过程；


根据您希望实现测试台的方式，有许多方法可以处理有事件和无事件的模拟开始