Vhdl 如何为全加器创建测试台代码？

如何为这个全加程序代码制作一个测试台。我是个新手，希望能得到任何帮助

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Full_Adder is

PORT(a , b , C_In : IN STD_LOGIC; S,C_Out : OUT STD_LOGIC);

end Full_Adder;

architecture Behavioral of Full_Adder is
begin

S <= a XOR b XOR C_In;
C_Out <= (a AND b) OR (a AND C_In) OR (b AND C_In);

end Behavioral;

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
实体全加器是
端口（a、b、C_输入：输入标准逻辑；S、C_输出：输出标准逻辑）；
端部全加器；
全加器的结构是
开始
这是一个很好的例子，是我在谷歌上搜索如何编写测试台时最先想到的
你应该先用谷歌搜索一下，给它一个诚实的机会，然后带着更具体的问题回到这里

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Full_Adder_tb is     
end Full_Adder_tb;

architecture Behavioral of Full_Adder_tb is

   component Full_Adder is -- component declaration
   port(
      a : in std_logic;
      b : in std_logic;
      C_in : in std_logic;
      S : out std_logic;
      C_out : out std_logic
   );
   end component;

   signal a: std_logic := '0'; -- signal declarations
   signal b: std_logic := '0';
   signal C_in: std_logic := '0';
   signal S: std_logic;
   signal C_out : std_logic;

begin

   uut : Full_Adder -- component instantiation
   port map(
      a => a, -- signal mappings
      b => b,
      C_in => C_in,
      S => S,
      C_out => C_out);

process 
begin 
   wait 10 ns; -- wait time 
   a <= '0'; b <= '0'; C_in <= '1'; -- example test vector
   wait 10 ns;

   -- Other test vectors and waits here

end process;


end Behavioral;

IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
实体完整加法器是
结束全加器；
全加器的结构是
组件全加器是——组件声明
港口(
答：标准逻辑；
b：标准逻辑；
C_in：标准逻辑中；
S：输出标准逻辑；
输出：输出标准逻辑
);
端部元件；
信号a:std_逻辑：='0'；--信号声明
信号b:std_逻辑：='0'；
信号C_输入：标准_逻辑：='0'；
信号S:std_逻辑；
信号C_输出：标准逻辑；
开始
uut：全加器——组件实例化
港口地图(
a=>a，--信号映射
b=>b，
C_in=>C_in，
S=>S，
C_out=>C_out）；
过程
开始
等10分钟；——等待时间
a测试向量有效，如何添加更多测试向量？我在测试台上测试什么？看看它是否适用于全加器代码？谢谢你的帮助，我已经根据真值表创建了一个测试台。