Vhdl 在testbench中将std_逻辑转换为整数？
我试图在ISim的控制台窗口中返回特定时间的CLK信号值（如下面的代码所示，7.5ns）。我得到了这个错误： 错误：HDLCompiler:258-“保存的项目…”第91行：无法转换类型 输入无符号的std_逻辑 我已经用std_逻辑_向量使用了这种转换（integer'image（到_integer（无符号（（通用_信号））））；），它工作得很好，但这一次不会花太多时间。CLK值是0或1，我只想在给定时间返回该值。你知道更有效的方法吗？您是否知道有一个链接，我可以在其中看到更多使用“image”返回变量值的方法Vhdl 在testbench中将std_逻辑转换为整数？,vhdl,xilinx,xilinx-ise,Vhdl,Xilinx,Xilinx Ise,我试图在ISim的控制台窗口中返回特定时间的CLK信号值（如下面的代码所示，7.5ns）。我得到了这个错误： 错误：HDLCompiler:258-“保存的项目…”第91行：无法转换类型 输入无符号的std_逻辑 我已经用std_逻辑_向量使用了这种转换（integer'image（到_integer（无符号（（通用_信号））））；），它工作得很好，但这一次不会花太多时间。CLK值是0或1，我只想在给定时间返回该值。你知道更有效的方法吗？您是否知道有一个链接，我可以在其中看到更多使用“image
IEEE库；
使用IEEE.STD_LOGIC_1164.all；
使用IEEE.NUMERIC_STD.ALL；
使用IEEE.STD_LOGIC_UNSIGNED.ALL；
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--被测单元的组件声明
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组件SyncPosEdge端口(
系统时钟：在标准逻辑中；
输入信号：在标准逻辑中；
SyncOutputSignal：输出标准逻辑）；
端部元件；
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--投入
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信号系统时钟：标准逻辑：='0'；
信号输入信号：标准逻辑：='0'；
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--输出
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信号SyncOutputSignal:std_逻辑；
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--时钟周期定义
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恒定系统时钟周期：时间=5纳秒；
恒定输入周期：时间：=15纳秒；
开始
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--实例化被测试的单元
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uut:SyncPosEdge端口映射(
系统时钟=>系统时钟，
InputSignal=>InputSignal，
SyncOutputSignal=>SyncOutputSignal）；
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--时钟进程定义
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系统时钟进程：进程
开始
SYS_CLK您可以使用图像
属性轻松打印std_逻辑
：
report "SYS_CLK: " & std_logic'image(SYS_CLK);
是的，这就解决了，谢谢！你知道在Xilinx或在线哪里可以找到完整的“图像选项和转换”列表吗？我想引用它，而不是每次你知道的时候都在网上问？任何关于VHDL的好书都应该有这些信息。我的建议是Peter Ashenden的“VHDL设计指南”，我通常会在这一页上查找属性，在我面前的墙上有这张图片
report "SYS_CLK: " & std_logic'image(SYS_CLK);