Vhdl 在SystemC中，sc_信号输入/输出类型端口能否绑定到主通道sc_缓冲器？_Vhdl_Verilog_Modeling_Systemc

Vhdl 在SystemC中，sc_信号输入/输出类型端口能否绑定到主通道sc_缓冲器？

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Vhdl 在SystemC中，sc_信号输入/输出类型端口能否绑定到主通道sc_缓冲器？,vhdl,verilog,modeling,systemc,Vhdl,Verilog,Modeling,Systemc,我使用SystemC进行建模，我对“通道”有点困惑，它包括信号、缓冲器和fifo 有人能告诉我信号和缓冲器的区别吗？它是否与Verilog HDL中wire和register变量之间的差异相同？信号可以绑定到缓冲变量吗？sc\u buffer和sc\u signal都是实现sc\u signal\u inout\u if的基本通道；“buffer”是类型为sc\u buffer的对象，而“signal”是类型为sc\u signal的对象。两者之间的唯一区别是，无论缓冲区是否更改值，只要写入缓冲

我使用SystemC进行建模，我对“通道”有点困惑，它包括信号、缓冲器和fifo

有人能告诉我信号和缓冲器的区别吗？它是否与Verilog HDL中wire和register变量之间的差异相同？信号可以绑定到缓冲变量吗？

sc\u buffer

和

sc\u signal

都是实现

sc\u signal\u inout\u if

的基本通道；“buffer”是类型为

sc\u buffer

的对象，而“signal”是类型为

sc\u signal

的对象。两者之间的唯一区别是，无论缓冲区是否更改值，只要写入缓冲区，就会得到一个值更改事件

在Verilog中没有等价物，因此与电线和寄存器无关。VHDL中也有类似的东西<代码>'transaction为您提供一个隐式信号，无论

是否更改，只要写入

都会在增量周期中在“0”和“1”之间切换<代码>“事件仅在

实际发生更改时在增量中为真

因此，简而言之，当您需要知道某个通道是否已写入时，使用缓冲区，即使写入没有改变任何内容。

sc\u buffer

和

sc\u signal