Vhdl 如何在Xilinx中定义时钟输入

嘿，我几乎没有Xilinx的经验。我有一个数字逻辑课程的小组项目即将完成，我的搭档本该负责Xilinx模拟，但他决定放弃我。所以在这里，我试图在最后一分钟弄明白

我已经用几个JK触发器设计了一个同步计数器，我需要为FJKCs定义CLK输入

我已经绘制了正确的示意图，但我不知道如何定义时钟输入

感谢您的帮助，是的，这是家庭作业。我只是在网上找不到任何基本的xilinx文档/教程，老实说，我没有时间学习整个IDE

---

我正在使用VHDL检查这个例子

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

IEEE库；
使用IEEE.std_logic_1164.all；
使用IEEE.numeric_std.all；——对于无符号类型
实体计数器示例为
通用（宽度：整数=32）；
港口(
时钟、复位、负载：在标准逻辑中；
数据：无符号（宽度-1到0）；
Q：输出无符号（宽度-1到0））；
终端实体计数器示例；
计数器示例的架构计数器示例如下
信号cnt：无符号（宽度-1至0）；
开始
过程（重置，时钟）为
开始
如果重置='1'，则
cnt'0'）；
elsif上升沿（CLK）则
如果加载='1'，则
cnt假设您有一个如下的示例设备：

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

为了将CLK信号连接到FPGA中的实际时钟输入，您应将其设置为顶部模块，并创建一个带有以下条目的UCF文件：

NET "CLK"  LOC = "P38";

P38是Xilinx Spartan 3 XC3S200中的时钟输入。
Verilog，VHDL？来吧，伙计，帮帮我们。VHDL，对不起，我来编辑这个问题