Vhdl Xilinx ISim中的矛盾输出
我在锡林克斯面临一个奇怪的问题。我的模拟窗口显示同一变量的不同十六进制值（从附图中可以看出，值窗口和信号窗口之间存在矛盾）。计数的值FA显示在值窗口中，而信号窗口显示7A，这很奇怪，导致输出错误。根据代码，它应该是7A。我不知道发生了什么事。有人能帮忙吗Vhdl Xilinx ISim中的矛盾输出,vhdl,verilog,fpga,Vhdl,Verilog,Fpga,我在锡林克斯面临一个奇怪的问题。我的模拟窗口显示同一变量的不同十六进制值（从附图中可以看出，值窗口和信号窗口之间存在矛盾）。计数的值FA显示在值窗口中，而信号窗口显示7A，这很奇怪，导致输出错误。根据代码，它应该是7A。我不知道发生了什么事。有人能帮忙吗 另外，我的代码是VHDL和Verilog代码的集成。这很奇怪，但没有细节我们无法真正调试。请包括你的代码（包括测试台）。这很奇怪。我认为您应该直接联系Xilinx，因为这在他们的ISE中似乎是一个bug，因为您已经将光标放在了转换上。7B和7A
另外，我的代码是VHDL和Verilog代码的集成。这很奇怪，但没有细节我们无法真正调试。请包括你的代码（包括测试台）。这很奇怪。我认为您应该直接联系Xilinx，因为这在他们的ISE中似乎是一个bug，因为您已经将光标放在了转换上。7B和7A值之间是否存在故障？这是无法验证的。如果我们不能复制它，我们就无法帮助你。您是否正在运行最新版本的ISIM？p、 也许你无论如何都应该改用Vivado。我同意，请联系支持部门。也可以检查计数器/信号的层次路径，以确保它是预期的。如果可用，可以与其他工具进行比较（如果需要，也可以在此处进行比较：）。