VHDL编译器在实体定义结尾处出现语法错误

实体是由IDE创建的，并且似乎随机开始给我一个语法错误。我尝试重新启动IDE，因为它有时会工作，但这次没有工作。 编译器在“end”附近显示

语法错误
。问题行是
end design1

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--use IEEE.NUMERIC_STD.ALL;

-- Uncomment the following library declaration if instantiating
-- any Xilinx leaf cells in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity design1 is
    Port ( Reg_A : in STD_LOGIC_VECTOR(31 downto 0);
           Reg_B : in STD_LOGIC_VECTOR(31 downto 0);
           Op_Sel : in STD_LOGIC_VECTOR(3 downto 0);
           C_In : in STD_LOGIC;
           C_Out : out STD_LOGIC;
           ALU_Out : out STD_LOGIC_VECTOR(31 downto 0);
end design1;

architecture Behavioral of design1 is
begin

process is
begin
    if(Op_Sel(3) = '0') then
        if(Op_Sel(2) = '0') then --performing arithmetic
            if(Op_Sel(1 downto 0) = "00") then --transfer A
            elsif(Op_Sel(1 downto 0) = "01") then --increment A
            elsif(Op_Sel(1 downto 0) = "10") then --decrement A
            elsif(Op_Sel(1 downto 0) = "11") then --add
            end if;
        end if;
        elsif(Op_Sel(2) = '1') then --performing logic operations
            if(Op_Sel(1 downto 0) = "00") then --Not A
            if(Op_Sel(1 downto 0) = "01") then --A and B
            if(Op_Sel(1 downto 0) = "10") then --A or B
            if(Op_Sel(1 downto 0) = "11") then --A xor B
    elsif(Op_Sel(3) = '1') then --Shifting
        if(Op_Sel(2) = '0') then --right shift
        elsif(Op_Sel(2) = '1' then --left shift
        end if;
    end if;       
end process;

end Behavioral;

你的父母不是matched@Mat我只是注意到我不知怎么删除了一个括号。第二，第37行之后缺少多个end if语句。第42行缺少一个右括号