Embedded 串行外围接口

我正在看一篇有关SPI的文章。在多个从机的情况下，有一个名为“菊花链”的配置

到目前为止，我对SPI（基于维基百科）的理解是

SPI可以同时传输和接收一些数据

我的问题是,

1） 在多个从设备的情况下，这是否意味着它将数据传输到多个从设备，或者在连接到多个从设备的过程中将数据传输到其中一个从设备

2） 根据图4，主设备将其SS保持在低位，直到需要发送到3个从设备的所有数据被发送，然后使引脚变高。如果是这样，主设备最后从哪个从设备接收什么数据

3） 如中所示，在增强模式下，将检查load enable（LDEN）和WCOL是否将下一个字节移动到缓冲区中。为什么我们需要同时检查它们？WCOL还不够吗

4） 假定，

Master配置的时钟频率小于或等于从设备支持的最大频率。此类频率通常在1–100 MHz范围内。

主设备如何查找从设备的时钟频率

5） SPSR、SPCR和SPDR寄存器是否保留在主寄存器和从寄存器中

6） 据指出，SPIF标志是在传输完成后设置的。如果SPIE也被启用，则产生中断。主设备和从设备中是否都设置了标志？中断是否同时在主设备和从设备中产生

请引导我。提前感谢。

1）同时（在/CS的上升沿上）一个或多个从机的任意组合

2） 将从机的组合视为一个大移位寄存器。假设三个从机中的每一个都有一个8位寄存器，总共是24位。主设备将时钟输出24位，前8位时钟输入最后一个从设备，第二个8位时钟输入第二个，最后8位时钟输入第一个从设备。当/CS被取消断言（上升沿）时，每个从机中的数据都会被接受，因此只有那些在数据计时期间/CS处于低位的从机才会受到影响。

1）同时（在/CS上升沿）一个或多个从机的任意组合

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2） 将从机的组合视为一个大移位寄存器。假设三个从机中的每一个都有一个8位寄存器，总共是24位。主设备将时钟输出24位，前8位时钟输入最后一个从设备，第二个8位时钟输入第二个，最后8位时钟输入第一个从设备。当/CS被取消断言（上升沿）时，每个从机中的数据都会被接受，因此只有那些在数据计时期间/CS较低的从机才会受到影响。

这个问题100%是关于硬件的，因此它与主题无关。您应该将其发布在示例中的Maxim链接上，主节点不接收来自从属节点的任何数据。主人的味噌别针没有信号。这个例子是从主人到奴隶的单向交流。这里的答案怎么可能比你贴的链接中给出的解释更好？@kkrambo是的，我能理解。但是，我的问题是，大师总是会得到一些回报。在这个环节上，情况并非如此。我的怀疑就在那里产生了。@Clifford是的，我能理解。但是，我的问题是，大师总是会得到一些回报。在这个环节上，情况并非如此。我的怀疑由此产生。这个问题100%是关于硬件的，所以它是离题的。您应该将其发布在示例中的Maxim链接上，主节点不接收来自从属节点的任何数据。主人的味噌别针没有信号。这个例子是从主人到奴隶的单向交流。这里的答案怎么可能比你贴的链接中给出的解释更好？@kkrambo是的，我能理解。但是，我的问题是，大师总是会得到一些回报。在这个环节上，情况并非如此。我的怀疑就在那里产生了。@Clifford是的，我能理解。但是，我的问题是，大师总是会得到一些回报。在这个环节上，情况并非如此。我的怀疑由此产生。谢谢！我会像他说的那样试着把它贴在电子版上！谢谢我会像他说的那样试着把它贴在电子版上！