Logic $signed和signed'；在verilog中？_Logic_Verilog_System Verilog_Hdl_Register Transfer Level

Logic $signed和signed'；在verilog中？

logic verilog system-verilog

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verilog中的

$signed

和

signed'

有什么区别？

signed'（）

在verilog中不存在。它存在于SystemVerilog中

§6.24.1铸造操作员：

请注意，

$signed（）

和

$unsigned（）

系统函数（参见11.7）分别返回与

signed'（）

和

unsigned'（）

相同的结果

signed'（）

作为具有强制转换运算符（

'（）

）的功能存在

$signed（）

存在是为了与Verilog兼容

signed'（）

在Verilog中不存在。它存在于SystemVerilog中