Module Verilog模块警告

我正在写一个4位的多路复用器作为输入，1位作为输出。我有几种方法，如用例、if等，但我一直遇到这个错误：

WARNING:PhysDesignRules:367 - The signal <A<2>_IBUF> is incomplete. The signal
   does not drive any load pins in the design.
WARNING:Par:288 - The signal A<2>_IBUF has no load.  PAR will not attempt to route this signal.
WARNING:Par:283 - There are 1 loadless signals in this design. This design will cause Bitgen to issue DRC warnings.

这是我将终端分配给卡的地方，但我在其他项目中尝试过，效果很好

NET "A[3]" LOC ="B4";   # sw3
NET "A[2]" LOC ="K3";
NET "A[1]" LOC ="L3";   # sw1
NET "A[0]" LOC ="P11";  # sw0, el de la derecha

NET "S[0]" LOC ="G3";   # sw4
NET "S[1]" LOC ="F3";   # sw5

NET "Z" LOC ="M5";   # L0, el de la derecha

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您的多路复用器的设计不正确

这是你的真值表：

S=00 => Z=A[0]
S=01 => Z=A[1]
S=10 => Z=A[3]
S=11 => Z=A[3]

因此，[2]永远不可能是输出，因此它是“卸载的”，您的合成工具正在警告您这一点。您可能打算让Mux b使用

sel（S[0]）

S=00 => Z=A[0]
S=01 => Z=A[1]
S=10 => Z=A[3]
S=11 => Z=A[3]