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Output 更改输出的VHDL内部信号-不工作？

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Output 更改输出的VHDL内部信号-不工作？,output,vhdl,fsm,vlsi,Output,Vhdl,Fsm,Vlsi,我有一个PC模块，非常简单（代码在末尾）。我首先生成一些输入信号port_int，然后在过程结束时说pc_out，如果我理解您正试图正确执行的操作，您只需要在过程块外使用一条语句： pc_out <= port_int; pc\u out计算输出值的第二个进程（输出逻辑：进程）存在一些问题 首先，回想一下，它实现了一个组合电路（因此是无记忆的），所以像port\u int这样的方程还有一件事，当我将这个模块连接到一个更高的模块时，pc\u out不会像它应该的那样改变。所有输入信号都保持

我有一个
PC
模块，非常简单（代码在末尾）。我首先生成一些输入信号
port_int
，然后在过程结束时说
pc_out，如果我理解您正试图正确执行的操作，您只需要在
过程
块外使用一条语句：


pc_out <= port_int;



pc\u out计算输出值的第二个进程（输出逻辑：进程）存在一些问题


首先，回想一下，它实现了一个组合电路（因此是无记忆的），所以像port\u int这样的方程还有一件事，当我将这个模块连接到一个更高的模块时，pc\u out不会像它应该的那样改变。所有输入信号都保持不变，但是
pc\u out
从
0000
变为
0100
而不是
0001
。我在另一个模块中使用
pc\u out
作为输入，这会影响它吗？“除了简单的阅读，我什么都不做。”维达克很难说。。。您是否将
与
和
混合到
？这可能会导致位翻转。我编辑了这篇文章，向您展示模拟。我从不使用
到
，只使用
到
。我很困惑，我不明白当所有的输入信号都是相同的时候，为什么输出会发生变化，以及如何变化。@Vidak我无法从你更新的帖子中分辨出来。我的猜测是，输入在某种程度上是不一样的。尝试监控该模块的所有信号，并查找任何意外情况。

pc_out <= port_int;