System verilog 使用或不使用get_full_name（）创建uvm_reg_字段有什么区别_System Verilog_Uvm

System verilog 使用或不使用get_full_name（）创建uvm_reg_字段有什么区别

system-verilog

System verilog 使用或不使用get_full_name（）创建uvm_reg_字段有什么区别,system-verilog,uvm,System Verilog,Uvm,两者的区别是什么 this.ModuleEn=uvm_reg_field::type_id::create("ModuleEn"); 及我看不出模拟结果有什么不同。create（）的第二个和第三个参数会影响工厂覆盖的查找。如果没有覆盖（这是RAL模型的典型情况），这些参数将不会有任何区别如果在uvm_组件内创建覆盖，则第二个参数将用于设置覆盖的上下文。第三个参数用于通过字符串路径设置上下文，在本例中，字符串路径由寄存器的路径设置 this.ModuleEn=uvm_reg_field::t

两者的区别是什么

this.ModuleEn=uvm_reg_field::type_id::create("ModuleEn");

及

我看不出模拟结果有什么不同。

create（）的第二个和第三个参数会影响工厂覆盖的查找。如果没有覆盖（这是RAL模型的典型情况），这些参数将不会有任何区别

如果在uvm_组件内创建覆盖，则第二个参数将用于设置覆盖的上下文。第三个参数用于通过字符串路径设置上下文，在本例中，字符串路径由寄存器的路径设置

this.ModuleEn=uvm_reg_field::type_id::create("ModuleEn",,get_full_name());