System verilog “uvm_发送”意味着什么_System Verilog_Uvm

System verilog “uvm_发送”意味着什么

system-verilog

System verilog “uvm_发送”意味着什么,system-verilog,uvm,System Verilog,Uvm,`uvm_发送（seq）做什么？我经常在代码中看到这些问题。 seq是一个uvm_序列，正在被随机和算术处理 `uvm_发送序列的位置（seq）发送序列的位置？您可以参考“采用通用验证方法（uvm）第二版的实用指南”，第202页： “`uvm_send宏处理uvm_sequence_项或uvm_sequence类句柄参数，而不进行任何分配或随机化。”`uvm_send“此宏处理使用uvm_create创建的项或序列。处理不进行随机化。基本上，uvm_不进行创建或随机化。”--

`uvm_发送（seq）

做什么？
我经常在代码中看到这些问题。
seq是一个uvm_序列，正在被随机和算术处理

`uvm_发送序列的位置（seq）

发送序列的位置？

您可以参考“采用通用验证方法（uvm）第二版的实用指南”，第202页：

“`uvm_send宏处理uvm_sequence_项或uvm_sequence类句柄参数，而不进行任何分配或随机化。”

`uvm_send“此宏处理使用uvm_create创建的项或序列。处理不进行随机化。基本上，uvm_不进行创建或随机化。”--