Vector 如何在给定延迟的情况下计算verilog中向量的异或

我试图计算

reg[63:0]vec

的异或，我发现它可以通过以下行完成：

assign u = ^vec;

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但是有没有办法通过给定的门延迟来计算向量的异或？

assign语句可以有一个选项延迟：

assign #DELAY u = ^vec;

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其中DELAY是一个数字、参数或其他常量表达式。

assign语句可以有一个选项DELAY：

assign #DELAY u = ^vec;

其中延迟是一个数字或参数，或其他常数表达式。

类似于：

xor#（4）x1（u，vec[0]，vec[1]，…）

类似于：

xor#（4）x1（u，vec[0]，vec[1]，…）