verilog中的断言_Verilog_Assert_Verification

verilog中的断言

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我是verilog的新手，所以请轻松一点

断言在verilog中可用吗？或者它们是systemVerilog的一部分

像大多数新来者一样，我已经抓到了一本关于verilog的书，其中包括一章关于验证的内容（其中有断言；超过20个）。它还提到了OVL，我猜它有某种头文件（或包含这些定义的库）

但谷歌主要在systemVerilog而不是verilog中显示断言结果。除此之外，我正在使用Xilinx ISE 14.7和Spartan 3A启动板作为设备。Xilinx网站提到systemVerilog仅由Vivado设计套件支持，但该套件不支持Spartan 3A板（我也不知道systemVerilog）

考虑到这一切，我有点困惑。如何学习verilog中基于断言的验证。在verilog中有这样的东西吗（我假设它在verilog中，因为它是一本verilog书）。在xilinx ise 14.7中有什么方法可以做到这一点吗？如果可以的话，我还可以访问modelsim学生版进行模拟。

Assert

ion构造被添加到SystemVerilog语言中，而不是Verilog。然而，断言只是真理的陈述，任何自检测试台都可以称为断言的集合

SystemVerilog中的断言构造为编写时态表达式以测试其有效性提供了一个形式化的标准，并为覆盖率报告提供了一个标准化的度量——即，不仅告诉我们断言是通过了还是失败了，还告诉我们断言执行了多远

OVL库是用多种语言编写的断言表达式库，包括Verilog和SystemVerilog。SystemVerilog风格自然更高效，而且它还提供了额外的覆盖率指标

谷歌制作了一个到Xilinx论坛的链接，上面有一个类似的问题：。@wilcroft。该链接假定了解并访问systemVerilog工具。我想没有办法在verilog中使用断言。但我正在使用的这本书使用了verilog 2001和OVL库中的断言以及verilog模块。怎么会这样？戴夫。您提到OVL库也可用于verilog。那我怎么用呢？（请记住，我只知道初级-中级verilog，到目前为止，我只将其用于合成，使用简单的测试台。我对验证知之甚少）和