Verilog 在vivado上进行syntheis和实现时忽略I/o计数_Verilog_System Verilog_Vivado

Verilog 在vivado上进行syntheis和实现时忽略I/o计数

verilog system-verilog

Verilog 在vivado上进行syntheis和实现时忽略I/o计数,verilog,system-verilog,vivado,Verilog,System Verilog,Vivado,我有一个包含很多io的设计，所以它们比fbga的io更多我的设计将连接到顶级模块但现在我想合成它，而不将设计IOs连接到fbga存储箱您所描述的是模式。这允许您将所有IO作为虚拟管脚合成一个模块您可以通过GUI进行设置，如第20页所述：或者使用TCL命令： set_property -name {STEPS.SYNTH_DESIGN.ARGS.MORE OPTIONS} -value {-mode out_of_context} -objects [get_runs synth_1]

我有一个包含很多io的设计，所以它们比fbga的io更多我的设计将连接到顶级模块但现在我想合成它，而不将设计IOs连接到fbga存储箱

您所描述的是模式。这允许您将所有IO作为虚拟管脚合成一个模块

您可以通过GUI进行设置，如第20页所述：

或者使用TCL命令：

set_property -name {STEPS.SYNTH_DESIGN.ARGS.MORE OPTIONS} -value {-mode out_of_context} -objects [get_runs synth_1]

你的问题是？我希望输入输出信号不要连接到合成器中的fbga箱设计是一个cpu核心，它有很多io信号，所以它比fbga能容纳的多。模块稍后将连接到另一个模块，但现在我想合成它来测试计时等等，但我不能，因为它有太多的io信号输入大于fbgahas@Oldfart那么你有一个answer@Oldfart你有答案吗