Verilog ModelSim没有';无法识别参数数据类型?

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下面是我试图在Modelsim中运行的一些Verilog代码

parameter Data_width = 8; //DATA SIZE
input CLK, RST;
input [Data _width-1:0] D;

当我试图编译它时,编译器抱怨最后一行的数据宽度,说它需要一个标识符。我可以在那里硬编码数字来解决这个问题,但我更喜欢使用一个变量,以防我想更改它,所以我不必更改它。这是如何解决的?

您发布的代码在最后一行的
数据
\u宽度
之间有一个空格。将其更改为:

input [Data_width-1:0] D;