Verilog 将同一个被测设备实例化两次

我想在同一个verilog测试台上实例化两个DUT（被测设备），并比较它们的输出信号

实际上，这两个设备的输入相同，但输出不同

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有什么帮助吗？

您需要创建一个顶部模块，该模块将封装dut和测试台。我猜在测试台下，你指的是你的dut的bfm模型。您还需要创建一个测试台模块，该模块将提供刺激并以某种方式比较结果行为

module top();
    // declare all your inputs needed to instantiate both models and tb
    // i.e.
    logic clk, in, out_dut, out_bfm;
    // instantiate your dut
    dut dut(clk, in, out_dut);

    // instantiate your bfm
    bfm bfm(clk, in , out_bfm);

    // instantiate your test bench module
    tb tb(clk, in, out_dut, out_bfm);

endmodule

结核病将为两者提供“输入”，并从两者中获得“输出”。您可以在测试台上比较结果

是的，您还必须生成所需的所有时钟

当然，这只是一个必须完成的顶级模式。您需要参考您的编码方法指南，了解如何组织它以及如何编写测试台和DUT