Vhdl FPGA外部晶体振荡器的连接

我正在设计一个三模冗余处理器（TMR）系统，在Altera DE10lite FPGA板上进行综合。其目的是证明在存在各种故障的情况下计算的可靠性。我需要关于如何连接三个具有相同额定值的外部晶体振荡器（而不是板载晶体）以驱动FPGA内的三个处理器的建议。我将使用同步表决方案同步所有三个信号。这个任务可以完成吗？

我已经阅读了以下描述使用PLL的相关链接，这是正确的方法吗？

---

不，那不太可能

如果您使用单独的晶体运行每个软CPU，由于晶体之间的频率略有变化，它们将偏离同步

如果您尝试使用多数表决方案从三个输入时钟创建一个时钟信号，您将得到一个非常奇怪、不规则的时钟信号，这可能会导致它所驱动的逻辑出现故障

---

一次使用一个时钟源。如果你确信你需要抵抗外部时钟的失败，那么就考虑实现某种方法来检测当前时钟中的故障并切换到另一个时钟。（请记住，在没有功能时钟的情况下，此逻辑仍需工作……这可能很困难。）

我投票将此问题视为离题，因为没有提供代码或提问者试图解决此问题的任何迹象。原因是，我相信这是一个复杂的过程，在我的任何设计中都没有这样做过这是一个问题…哦，对不起，我是否应该将其转移到电气工程并从此处删除？…除非您实施定期同步方案-询问者希望这样做-。异步冗余系统在高风险高影响系统（如核电厂）中经常使用。您总是需要某种形式的同步才能进行多数表决。同步表决是一种反馈过程，用于处理漂移并将三个信号保持在同一执行周期内。如果以2/3的方式出现显著漂移，表决将补偿最慢的信号。