如何使用VHDL将24MHz和12MHz时钟转换为8MHz时钟？

我正在编写一个代码，使用VHDL将24MHz和12MHz时钟转换为8MHz时钟。有人能帮我编码吗？提前谢谢

这是针对FPGA的吗？还是别的什么？你真的在分秒必争还是仅仅是一个信号？对于“除以三”计数器，请尝试以下链接：

对于2/3：

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根据FPGA系列使用DCM或PLL-文档中有示例。如果你告诉我们是哪个家庭，我也许能更直接地告诉你

编辑： 正如你所说的斯巴达3ADSP-你需要：

使用Core Generator时钟向导创建一个VHDL或Verilog文件，其中包含所需的组件，希望您永远不需要了解发生了什么 阅读该芯片的库指南和用户指南的DCM部分，自己实例化一个DCM，并对其应用正确的泛型/参数。

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不要忘记在配置完成0后向DCM应用复位脉冲，并确保脉冲持续足够长的时间。每个家庭的最小脉冲长度不同，我想不起来该芯片的具体长度，所以请查看数据表。

正如Martin已经说过的，使用Xilinx建议的时钟管理设备，以便将时钟划分为较低的速率

虽然您可能会尝试使用逻辑和计数器实现时钟除法器，但您将无法获得良好的综合结果

以下是一些提示：

请务必仔细阅读并遵循设备时钟管理硬件的建议。可能有相当多的陷阱与上电、复位、时钟锁丢失等有关。 确保您在其规格范围内操作时钟管理设备。有关S3-A的更多信息，请参阅设备的数据表。 使用FPGA编辑器验证时钟管理单元的正确位置和配置，即它是否最终位于芯片上的正确位置 遵守反馈时钟和时钟缓冲的推荐做法。

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当然，你得给我们看看你的代码。对于SO来说，VHDL无疑处于主题主题的边缘。是的，这是针对FPGA的。我正在分钟。外部时钟可能是24MHz或12MHz，我必须将其设置为8MHz。谢谢你的链接。嗨，jodes，我不会因为被3除的代码而得到输出。”库特一直很兴奋。