Vhdl 在Quartus中更改泛型值不会影响编译结果

我对Quartus中的泛型有意见

它们确实可以工作，但是如果我声明，比如说

n=10

，然后将其更改为

n=100

，编译和模拟结果不会改变。这就好像通用值仍然是

n=10

我试着重新编译这个设计，但没有成功。我尝试过删除临时文件，方法是删除项目文件夹中的所有目录，但仍然没有删除任何内容。我已经尝试过将项目归档并恢复它-没有

只需复制VHDL文件的内容，将其插入具有不同名称的新文件，然后重新编译就可以了

---

有没有办法强迫Quartus承认通用值已更改？我想我可以在插入这些值之前仔细考虑一下，但是出于显而易见的原因，创建一个新文件、创建一个新符号以及更改主设计文件有点麻烦。你知道我能做什么吗？有什么问题吗？

看起来像是顶层原理图。bdf文件出现故障。我尝试在重新编译后更新符号，但没有帮助。删除和重新添加组件会有所帮助。在删除主图形文件，并将我的VHDL设计设置为顶级实体（内部带有泛型）后，简单的重新编译解决了这个问题

---

干得好，夸特斯。干得好。

是的，混合流（这里是schem和VHDL）通常考虑不周，至少可以这么说。所以大多数人坚持使用纯VHDL，没有人能回答你的问题。不要对Altera太苛刻，这可能是行业规范。（另外，纯HDL更容易移植到其他制造商。只是值得销售代表随便提一下…）我试图从块转移到纯VHDL（为了可移植性和“生成”命令），但我没有想到该程序会考虑块符号上的内容，而不是文件中的内容，尤其是在编译之后。至少刷新组件可以解决这个问题，但事实并非如此。