我已经试着调试这个VHDL代码两天了，但是我不知道哪里出了错误。代码如下： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity SSDDriver is Port ( cp : in std_logic; iin : in std_logic; an : b

我一直在使用Xilinx ISE 14.2用VHDL编写数据包排序管道。为了使结构通用，我在一个包中编写了一些算法，用于确定如何连接排序节点。 有趣的是，当我围绕函数设计测试台时，结果是正确的。 当我在项目中使用生成和功能组合模拟我的设计时，硬件接线正确。（使用“断言错误报告”和“整型”图像（层）；在模拟中进行验证） 但是，当我生成RTL示意图时，我可以看到一些节点没有正确连接 我90%确定这是一个bug，但我说我不是这个软件的老手。功能正常，在这个阶段可能有2%的可用资源被使用。有没有任何人知

我正在尝试为一个模拟纸牌游戏的VHDL项目实现一个测试台 我需要从一个不断计数的计数器中计算出在按下一个按钮时抽牌的游戏中获胜的几率 为了引入随机性，我需要以随机的时间间隔向抽卡模块发送一个脉冲。我只是想知道如何实现它 我不知道如何实现一个，所以我尝试了这个 tb: process VARIABLE seed1, seed2: positive; VARIABLE rand: real; VARIABLE int_rand: integer; variable time_

我一直在为一个个人项目开发SD卡音乐播放器，一直在到处寻找这个问题的答案。我简化了电路板附带的合成器示例，因此现在我需要做的就是从SD卡获取音频数据 由于某些原因，主板附带的SD卡音乐播放器演示在我的系统上无法运行。因此，我试图找到一种不需要NIOSII就能读取音频数据的方法。有什么建议吗？可能需要一个资源来了解如何实现它？可能取决于SD卡格式。为了简单地读取从已知块号开始的块，您可能可以编写一个状态机来执行此操作 但是要从胖文件系统读取。。。算了吧，如果你想使用演示代码，最好使用CPU（NIO

请帮助我检查此代码，以便使用VHDL中的汉明码更正错误。我有能力发现错误，但不能纠正它。 我有三个模块：编码器、解码器和错误注入器。我感觉我的解码器有问题。下面是我的解码器代码 library ieee; use ieee.std_logic_1164.all; entity hamdec8 is port( datain: in std_logic_vector (7 downto 0); parin : in std_logic_vector(4 d

我目前比较两个实数（计算后）的方法是取差并转换为整数，然后比较为0，例如（为了突出问题，示例可能在模拟器中工作） 变量a:real:=0.1； 常数ε：实：=1.0E-5；--不管需要什么样的准确度，但不要太低 a:=a+5.3； 断言a=5.4；——产生间歇性错误 断言整数（a-5.4）=“0”；--如果4.8

我不明白为什么这两篇VHDL著作有着相同的含义： ("0" & x) + y 和（'0'&x）+（'0'&y），因为我们已经在实体中声明了 x,y : in unsigned(3 downto 0); “0”和x与“0”和x之间有什么区别？ 另外，既然只需写x+y（包括一个额外的进位），为什么我们要在VHDL中使用逻辑函数和进位创建如此困难的加法器呢 “0”和x：使用单个元素'0'将数组前置到x '0'&x：将单个元素'0'前置到x 两种情况下的结果都是'x'前面有一个'0'元

有人知道我在试图编译时为什么会收到这个错误吗 错误（12006）：节点实例“clkd”实例化未定义的实体 “发电机计数器” 这是我的密码： architecture struct of Vending_Machine_REV1 is signal clk_en_1Hz :std_logic; component gen_counter is generic ( wide :positive; max :positive ); p

以前在测量四个时钟周期时遇到了问题，但我相信我的代码可以工作，但延迟了一个时钟周期。另一篇文章也提到了这个问题。当使用菊花链计数器时，可以采用一个一般原则： ENABLE_TO_NEXT_COUNTER <= ENABLED when PREVIOUS_COUNTER=MAXIMUM_COUNT and ENABLE_TO_PREVIOUS_COUNTER=ENABLED else NOT_ENABLED; 不要在标题中张贴无关的噪音和乞求帮助。这在这里是不可接受或不合适的。我们知道你需

我的VHDL代码中有一个断言，用于验证通过组件实体传递的泛型。断言的严重性设置为失败，因为如果泛型被误用，我想退出模拟。当使用活动HDL（实际上是任何版本，但我特别使用了版本12-14a）进行模拟时，当泛型被误用并且模拟在执行任何其他操作之前退出时，会命中断言。但是，当使用ModelSim DE（我只尝试了10.6c，32位）进行模拟时，assert不是第一个要评估的对象，不同数组长度的信号分配会出现不同的错误，与泛型的值有关（这就是assert存在的原因）。这是我的MCVE： 示例.vhd：

我们应该在VHDL中修改从学校得到的计数器的代码一两行，使其在a到B的范围内计数。这就是我们目前得到的 entity counter is generic ( B : integer := 4; A : integer := 0 ); port ( CLK : IN std_logic; RST : IN std_logic; Q : OUT std_logic_vector(log2(N)-1 downto 0) ); end cntn; architect

我在使用为Lattice ICE40UP fpga提供的SB_RGBA_DRV原语时遇到问题。 技术库提供了一个我开始使用的verilog示例，但当我尝试在VHDL中使用它时，P&R失败，输出以下消息： 错误：非法连接：类型为“SB_RGBA_DRV”的实例“myrgb”的插脚“RGB2”应仅连接到一个顶部模块端口。它连接到以下端子： LED2_obuf/DOUT0 这是我的.vhdl文件： library ieee; use ieee.std_logic_1164.all; entity l

我的作业有问题，无法解决。在本部分代码中： KS1 <= regA when Y(5)='0' else not regA(0) & not regA(0) & regA(1 to 3) & "000" when (Y(5)='1' and regA(0)='1') else (not(regA(0) & regA) +'1') & "000"; 错误：进程内操作单元。vhd

此代码与一些工具配合使用 阿尔代克海滨酒店 但不是其他人 GHDL（错误选择必须是本地静态表达式） 由于CMD_A和CMD_B被声明为常量记录，因此我希望这会起作用 有什么智慧的话吗？或者这只是一个坏主意？尝试将约束条件放入整数中 instruction : IN INTEGER RANGE 0 TO ...; 我不确定EDA游乐场上的ghdl-0.35版本是否能够在不尝试的情况下处理此问题。最新的ghdl-0.37-dev版本显示它可以工作： ghdl-a--std=08指令\u处

在第6.2章的VHDL设计指南中，有一个实体和体系结构体，用于从浮点表示到定点表示的转换器。我被它弄糊涂了 library ieee; use ieee.std_logic_1164 all; entity to_fp is port(vec: in std_u_logic_vector(15 downto 0); r: out real); end entity to_fp; architecture behavioral of to_fp is begin

这个问题是关于Altera Quartus的。假设我有一个几乎没有实体的bdf文件。每个实体都有自己的VHDL文件。我在一个实体中发现了一个bug并修复了它（编辑了一个vhdl文件）。启动新模拟的最小编译步骤是什么？这取决于编译器有多聪明 如果您的实体和架构在同一个文件中，那么在大多数情况下，重新编译架构也会“接触”实体，这意味着实例化该实体的任何架构也需要重新编译（依此类推） 如果将实体拆分为一个单独的文件，则（假设您仅对体系结构进行更改）只需使用中的体系结构重新编译该文件。在开发过程中，我经

我被要求使用一个热编码来创建一个有限状态机，它将检测输入w上四个1或0的序列。我已经使用case语句编写了代码，但是我还必须通过提供逻辑表达式作为9个触发器的输入来完成。我在z上没有得到正确的输出，我也不太明白为什么 到目前为止，我已经为D触发器编写了以下代码 library ieee; use ieee.std_logic_1164.all; entity dflipflop is port (D, clk, reset: in std_logic; Q: out s

我从VHDL开始，尝试向端口添加启用时遇到问题。我有一个8位的输出向量，如果Enablebit输入为“1”，我想输入一个值。否则，在向量中输入“0” 我可以： out(0) <= '0' AND Enable; out(1) <= '0' AND Enable; out(2) <= '1' AND Enable; out(3) <= '0' AND Enable; out(4) <= '1' AND Enable; ... out(7) <= '0' AND

我正在为我的VHDL IP编写systemverilog封面组。我的计划是编写一个单独的SV代码，假设我可以访问VHDL ip的内部信号。之后，我将只做一个绑定，以便模拟器在VHDL中自动实例化代码的SV段。如果我错了，请纠正我。我以前从未用过装订 在开始之前，我试图了解绑定是如何工作的，并编写了一个小程序来测试它。这是 test_bind.sv module test_bind(input clk, input enable); initial @(posedge clk) $displ

为了数到7，我在0到10之间为我做了很多。它没有显示任何错误，但从0000到1111计数 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity counter is port(CLK, CLR : in std_logic; output : inout std_logic_vector(3 downto 0)); end counter; a

我一直在尝试在FPGA中创建一个简单的内存，可以使用其他处理器写入。我知道我应该使用FPGA RAM，但有人告诉我，我可以使用下面的代码制作一个简单的寄存器： vcap_data_store : process(resetb,clk) begin if resetb = '0' then vcap_data_in11 <= "0000000000000000000000"; vcap_data_in12 <= "0000000000000000

我正在调查什么样的代码会/不会在不同的合成器上生成锁存。下面的代码通过4位输入驱动7段显示器。我希望它不会生成锁存，因为所有可能的情况都包含在条件信号分配中 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity seven_seg_conditional is port ( value: in std_logic_vector(3 downto 0); di

我正在尝试使用xilinx ip核实现浮点乘法器模块，用于矩阵乘法，我得到了所有组件输出的警告，类似这样说 NgdBuild:443-SFF原语“乘法.M44/blk00000003/blk0000057e”具有未连接的输出引脚 这是密码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; USE ieee.std_logic_arith.all; USE ieee.std_logic_unsigned.all; entity Multiplier is G

VHDL中的部分代码。工作区ISE。 我的函数不返回值，我不明白为什么 请注意，在ISE中我看到的是“函数‘con_integer14’并不总是返回值。” 功能是： function con_integer14 (vNumberSTD : std_logic_vector(14 downto 0)) return integer is variable vCounter : integer range 0 to 16 := 0; variable

我试图通过一些书籍和Terasic的Altera DE1开发工具包来学习VHDL编程 这里的问题是，我正在尝试为分辨率为640x480的工作编程VGA控制器（尽管我的屏幕是1280x1024的TFT LCD） 我对代码有一些问题 我用一个FSM产生垂直和水平信号，另一个模块驱动RGB输入，还有一个来自DE1的27 MHz时钟 我认为代码一定有问题，因为我在屏幕上打印的图像大小不正确（640x480），但更大（约1174x980） 到目前为止，我正试图在屏幕上只使用一种颜色来简化它，直到我发现错误

我为多路复用器编写了一个模板 我的目标是当s=01或s=11时y=1 现在，我应该如何链接d0和它所持有的值 在本例中，d0应保持0，d1=1，d2=0，d3=1 library IEEE; use IEEE.std_logic_1164.all; entity mux4v1 is port( d0 : in std_logic; -- 0 d1 : in std_logic; -- 1 d2 : in std_

对于固定点算术I，用0000 0010101010100110表示0.166，并将其乘以0000 0010101010100110。为此，我用VHDL编写了如下代码。输出以有符号41位的y分配。对于有符号乘法A（a1，b1）*A（a2，b2）=A（a1+a2+1，b1+b2）。然而，在模拟过程中，它给出了一个错误 Target Size 41 and source size 40 for array dimension 0 does not match. 代码： entity

我是这个网站的新手，我有一个问题希望得到帮助。我正在为一个由发射机和接收机组成的LFSR编写VHDL代码。 发送器应该生成一个随机的二进制数（前导码，它是这样做的），然后这个二进制数必须连接起来，但我首先需要把它放在一个STD_逻辑_向量中，这就是我遇到的问题 以下是我的testbench代码，此任务必须在其中执行，提前感谢您的帮助： library ieee; use ieee.std_logic_1164.all; entity testbench is --definig the en

在过去的两天里，我一直在努力解决这个问题。在本例中，我希望数据_发送“111”，查看整个内存是如何用“1”填充的。我将展示代码，然后使问题更加精确： entity tile_library is Port ( data_out : out std_logic_vector(2 downto 0); data_in : in std_logic_vector(5 downto 0); clk : in std_logic); end tile_library; ar

我在Vivado与Artix 7（xc7a15tftg256）合作。在此项目中显示一条警告消息 [Power 33-232]在设计中未找到用户定义的时钟 我使用MRCC引脚进行系统时钟输入。系统时钟使用为 if(rising_edge(clock)) then count := count+1; end if; 请提供此问题的解决方案。提前感谢。此警告表示您的设计中没有定义的时钟信号。在某些情况下，Vivado会自动为您约束时钟，但如果您直接使用时钟的输入引脚，则不会。仅仅使用时钟引脚

我试图定义4096*16 RAM，我喜欢这样： entity Test is port( ... IR : inout std_logic_vector(15 downto 0); AR : inout std_logic_vector(11 downto 0)); end test architecture test1 of test is type ram is array(4095 downto 0) of std_logic_vector(15 downto 0);

我想： p查看第34页的表2-7 当前配置在后加法器上执行，p=Z+X+Y+CIN，其中Z=0、X=0和Y=0。你看到问题了吗 OPMODE信号控制多路复用器的值。您需要OPMODE（6到4）=“000”，以便Z保持其空值。但是，您希望OPMODE（3降到0）=“0101”将X/Y设置为乘法器输出MALUMODE应该保持它的当前值，这很好。我在上面的问题中添加了一张图片来帮助理解。所以Z部分显然是0，因为我们在这里屏蔽了C信号。虽然当你打开X和Y时，我有点像文档中说的那样：Y:“01”，X:“0

我有一个有5个州的FSM。其中3个是通过子FSM（UML模式）设计的。 对于VHDL实现，有两种方法，imho： 将它们总结为一个，因此我有一个包含子FSM的文档和一个包含一个大FSM的产品 与所有州建立一个FSM。对于每个有子FSM的州，使用大FSM的启用信号构建一个独立的FSM 这不是什么更好的问题，我认为两种方法各有优缺点。但对于VHDL实现，哪种方式更“干净” type my_big_one is (ONE,TWO_one, TWO_two, THREE_one, THREE_two,

我一直在尝试使用带有配置单元的测试台。我有以下代码： LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; ENTITY AND_2 IS PORT ( a,b : IN std_logic; x : OUT std_logic ); END ENTITY AND_2; ARCHITECTURE EX_1 OF AND_2 IS BEGIN x <= a and b; END

我正在尝试制作一个四位上/下模10计数器。按钮1-向上计数，按钮2-向下计数。我试着用上升沿命令来做，但对于两个我无法定义的信号，我按下了按钮。所以在下一版本的程序中，我希望使用if语句检测按钮 library IEEE; use IEEE.std_logic_1164.all, IEEE.numeric_std.all; ENTITY counter is generic (n:natural :=4); port( button1: in std_logic; button2

我通常是一名C#/Java程序员，但我仍然无法完全理解硬件描述 我有一个寄存器，可以加载一个值。然后，比较器将寄存器的输出与值“16”进行比较。如果值小于或等于，则转到状态_0；如果值大于，则转到状态_3 我有一个“controlsignals”进程与我的statetable进程同时运行。对于我的控制信号，我知道当我处于状态_2时，我必须将寄存器的启用设置为高，因此： controlsignals: PROCESS (Tstep_Q) BEGIN .... initialisation

我的VHDL代码中有以下行： 我想知道这个的FPGA实现 谢谢， Vijay这将被合成为许多组合逻辑。这种组合逻辑将有近600个输入和9个输出 使用FPGA合成器，如果要围绕这行编写一些代码： prbs_reg_feed <= prbs_reg_ip(byte_indx); prbs_reg_feed请小心，并了解您的目标FPGA，这将作为内存块而不是组合逻辑来实现 一个典型的限制是分配 prbs\u reg\u提要 type reg_type is array (0 to 63) of

在VHDL伪代码中，我想要实现的是： type tTest is record A : std_logic_vector(3 downto 0); B : std_logic_vector(7 downto 0); C : std_logic_vector(0 downto 0); end record tTest; . . . signal sTestIn : tTest; signal sMemWrData : std_logic_vector(f

我已经搜索了一段时间了，还没有能够在网上复制任何发布的解决方案，所以我希望你们中一些优秀的人能够帮助我。 我正在创建一个ALU。我有两个32位输入和一个32位输出，以及一个5位SHMT和一个4位控制信号。我的代码如下，错误位置已被注释 library ieee; use ieee.std_logic_1164.all; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee.numeric_std.all; Entity mips_alu IS PORT(A

我制作了一个异步清除的并行输入、并行输出寄存器，并与下降沿同步，我制作了双稳态，我为寄存器制作了以下内容： LIBRARY IEEE; USE ieee.STD_LOGIC_1164.ALL; ENTITY registro_PP IS GENERIC (num_bits : NATURAL); PORT ( clock, clr : IN STD_LOGIC; ent_datos : IN STD_LOGIC_VECTOR((num_bits -

我正在设计一个三模冗余处理器（TMR）系统，在Altera DE10lite FPGA板上进行综合。其目的是证明在存在各种故障的情况下计算的可靠性。我需要关于如何连接三个具有相同额定值的外部晶体振荡器（而不是板载晶体）以驱动FPGA内的三个处理器的建议。我将使用同步表决方案同步所有三个信号。这个任务可以完成吗？ 我已经阅读了以下描述使用PLL的相关链接，这是正确的方法吗？ 不，那不太可能 如果您使用单独的晶体运行每个软CPU，由于晶体之间的频率略有变化，它们将偏离同步 如果您尝试使用多数表决方

我编写了一个简单的vhdl代码，在某些条件下通过一些控制信号启用/禁用输出端口。问题是，当代码看起来正常时，输出信号是U或X 主要实体如下所示。第一个进程对rst敏感，当它为1时将禁用oe。第二个进程对clk敏感，将启用oe时钟转换。输出值也设置为5 entity test2 is port( clk: in std_logic; rst: in std_logic; num: out integer range 0 to 7; oe:

是否可以使用VHDL风格的实体实例化在VHDL设计中包含Verilog模块 我意识到，如果我将Verilog模块视为一个组件并实例化该组件，我就可以实现这一点 谢谢从我的代码集中抓取： module sync_fifo #(parameter WIDTH = 8, // width in bits L2DEPTH = 4, // Log 2 Depth, 4=16 deep REGFLAGS = 1 // Full, empty are

我正在为Digilent Nexys4板（Artix7 FPGA）开发以太网驱动程序。我已经编写了一个VHDL组件，用于在MDIO协议中与LAN8720A PHY通信。它工作得很好，当我发送一个帧要求写入寄存器时，我可以读取我写入的值。但是当我请求读取基本状态寄存器时，它返回一个链接关闭状态 这意味着以太网链路断开，我无法发送以太网帧。我完全不知道为什么我有链接关闭状态。即使我启用了自动协商，在我尝试发送帧时自动协商结束后，我仍处于链接关闭状态 有没有人知道为什么会发生这种情况，也许我可以如何解

我试图读取多个组件的输出，并以整数形式显示它们。输出均为4位矢量。因为我不想多次重复代码，所以我尝试使用VHDL固有的函数。我以前没有使用过这些，也无法在网上看到很多解释得很好的文档 function FourBitsToNumber (X : std_logic_vector(3 downto 0)) return integer is begin if (X = "0000") then return 0; elsif (X = "0001") then return integer(1

我有一个信号std\u逻辑\u向量（宽度-1到0）。我需要一个整数信号，它从向量中获取值。如何确定此整数信号的范围 library ieee; use ieee.std_logic_1164.all; entity TEST is generic(WIDTH : integer := 8); port( S : in std_logic_vector(WIDTH-1 downto 0)); end entity TEST; architecture A of TEST is

在我的BASYS-3板上，我想使用4个开关，并根据这些开关的组合输出不同的东西。例如，如果开关12打开，我希望为信号分配一个值。我设法把我的代码上传到主板上，但当我拨动开关时，显示屏上什么也没发生 以下是此代码段的约束文件的一部分： #Switches #SW12 set_property -dict { PACKAGE_PIN W2 IOSTANDARD LVCMOS33 } [get_ports {i_SW[0]}] #SW13 set_property -dict { PACKAGE_

我对Vivado和VHDL非常陌生，我想了解一些基本问题的指导 我猜我可以创建自己的库，并在项目中使用它们，就像我使用默认库和基本库一样 例如： 现在，通过浏览网络，我还没有找到任何具体的答案，也没有任何直接的方法“添加库”（至少在我的Vivado版本中） 是否有任何方法可以使用类型定义来构建VHDL代码，并在您喜欢的任何文件中使用它们，例如在C中？VHDL中的每个文件都驻留在库中（在Vivado中，您的设计文件默认位于xil_defaultlib中） 通过单击文件，然后单击“源文件属性”选项卡

我正在用VHDL做一个FSM。当valid=1时，最简单的方法是将stateA更改为stateB 令人困惑的部分是由蓝色矩形选择的上升边。有效时='1'。在第一个上升沿，状态将被计算为B，但直到下一个上升沿才生效，但在第一个上升沿生效时发生的情况 因为从A到B的状态变化应该会影响下一个周期设计中的其他部件（并行过程）。从波形中，如果有效='1'正好在CLK_1之前 在CLK|U 1时，所有其他过程应看到状态=A |波形正确 输出 状态=A enteredlastcycle=0 此时，CLK_

错误（10482）：键盘上的VHDL错误。vhd（53）：使用了对象“代码”，但 未申报 错误（10558）：键盘上的VHDL错误。vhd（53）：无法 将模式“out”的正式端口“code”与表达式关联 首先，我很抱歉我的英语不好 我正在制作一个由keypad.vhd和keypad_scan.vhd和d_7seg.vhd组成的程序 keypad_scan.vhd正在继续扫描键盘。 d_7seg.vhd仅显示四个7段上的数字。 然后，keypad.vhd是一个主要部分，其作用类似于当我按下按钮（