Fatal编程技术网
  • parameters/
  • Parameters verilog实例化多个寄存器

Parameters verilog实例化多个寄存器

parameters module verilog

Parameters verilog实例化多个寄存器,parameters,module,verilog,flip-flop,Parameters,Module,Verilog,Flip Flop,我编写了一个8位寄存器模块，如下所示： module ff_8 #( parameter q0=0 )( input clk, input rst_n, input enable, input [7:0] d, output reg[7:0] q, ); always @ (posedge clk) if (!rst_n) begin q <= q0; end else if(enable) begin q <

我编写了一个8位寄存器模块，如下所示：

module ff_8 #(
     parameter q0=0
)(
    input clk,
    input rst_n,
    input enable,
    input [7:0] d,
    output reg[7:0] q,
    );

always @ (posedge clk)
if (!rst_n) begin
    q <= q0;
end else if(enable) begin
    q <= d;
end

endmodule

模块ff_8#(
参数q0=0
)(
输入时钟，
输入rst\n，
输入使能，
输入[7:0]d，
输出寄存器[7:0]q，
);
始终@（posedge clk）
如果（！rst_n）开始

q在SystemVerilog中，您可以使用以下命令为整个寄存器阵列创建一个模块：


module flop_array #(
    parameter int unsigned depth = 128,
    parameter int unsigned width = 8,
    parameter bit [width-1:0] q0[depth] = '{default:0}
)(
    input clk,
    input rst_n,
    input enable,
    input [width-1:0] d[depth],
    output logic [width-1:0] q[depth]
);

always_ff @(posedge clk)
if (!rst_n) begin
    q <= q0;
end else if(enable) begin
    q <= d;
end

endmodule



模块触发器阵列#(
参数int unsigned depth=128，
参数int无符号宽度=8，
参数位[width-1:0]q0[depth]='{default:0}
)(
输入时钟，
输入rst\n，
输入使能，
输入[width-1:0]d[depth]，
输出逻辑[width-1:0]q[深度]
);
始终_ff@（posedge clk）
如果（！rst_n）开始

q查找Verilog Generate/Genvar.Ok，但是我应该如何声明128个参数？作为整数数组？如果参数是正则的，例如1、2、3…，则可以在生成循环中使用genvar。否则，请定义一个参数数组，并使用genvar变量对其进行索引。请看这里：